半导体积体电路的可靠性.pptVIP

Illustration of a Production Wafer Tset Key Fuh-cheng Jong 第陸章 半導體積體電路的可靠性 積體電路的良率與可靠性 積體電路的良率除了影響產品的成本之外，也造成產品可靠性的問題！前者影響公 司的穫利與競爭力，後者影響產品的使用率，甚至可能造成整體系統癱瘓，對於航 太或軍事用途的積體電路而言，可靠性的要求更是特別嚴苛，因此軍用的積體電路 的價位也就特別高。 高良率的因素： ①簡易的製程?減輕製程的依賴度。 ②良好的電路設計?電路的設計規格比較不會因為溫度，偏壓或製 程的漂動而改變。 ③完善的人員紀率? 減少人員的疏忽錯誤。 ④精密的機台 ? 減少機台的誤差。 ⑤適當的工作環境（無塵室的要求） ?減少灰塵與塵埃造成元件或 電路的穿孔或斷線。 ⑥小的晶片面積。 良率（Yield） 晶圓良率（Fab線上Yield與WAT Yield） 晶片良率（CP Yield） 封裝良率（Package yield＋FT Yield） 整體良率 YT = YW?YD?YC Die Test Chip Scribe Lines Dies Test Structures Test Key measurement： 製程的問題 ①漏電流增加。 ②造成氧化層上下層短路。 ③氧化層電場耐壓不足。 過度蝕刻或氧化不足 ④若是用於MOS的閘極氧化層，將造成MOS的閘極電容增加， 製程的問題：氧化層厚度太薄? 造成截止電壓降低。 ⑤若應用在Flash memories的charge pumping電路，將造成昇壓 電路耐壓不足 ? 氧化層崩潰若應用在快閃記憶體或DRAM上 ，將會造成儲存的電容不足，產生資料保持的問題（Data retention）電路傳輸線的寄生電容增加，減低了傳輸速度。 ①可能造成接點（contact 無法挖穿）開路。 ②若是用於MOS的閘極氧化層，將造成MOS的閘極電容減少， 造成截止電壓增加。 ③若應用在快閃記憶體的charge pumping電路將造成電容的儲