第12章数字设计实例PPT.pptVIP

第12章 数字设计实例;12.1 基于FPGA实现点阵式液晶显示控制 12.2 基于CPLD实现字符液晶显示控制 12.3 VGA彩条信号发生器 12.4 VGA图像显示控制器设计 12.5 异步串行接口（UART）设计 12.6 直接数字频率合成器（DDS） 12.7 等精度频率计 12.8 FIR数字滤波器 12.9 CRC校验码;12.1 基于FPGA实现点阵式液晶显示控制;;指令名称; 用状态机来进行设计。设置5个状态，分别是空闲状态“Idle”，写页面地址状态“Xpage”，写列地址状态“Yline”，写数据状态“Data”，显示状态“Display”。当处于Xpage状态时，rs=0，rw=0，按照前面介绍的命令格式“1 0 1 1 1 P2 P1 P0”将页面地址送上数据总线(P2 P1 P0表示页面地址)。当处于Yline状态时，rs=0，rw=0，将列地址“0 1 C5 C4 C3 C2 C1 C0”送上数据总线（C5 C4 C3 C2 C1 C0代表0至63的列地址）。当处于Data状态时，rs=1，rw=0，依次将ROM中的显示数据送上数据总线。将8个页面全部扫描过一遍后，进入Display状态，rs=0，rw=0，将命令送上数据总线。 ;字符液晶由点阵字符液晶显示器件和专用的行、列驱动器、控制器及必要的连接件装配而成，可显示数字和英文字符。字符液晶本身具有字符发生器，显示容量大，功能丰富，一般最少可显示1行8个或l行16个字符，每个字符由5×7、5×8或5×11的一组像素点阵排列构成，每个字符间有一点的间隔，每行间也有一行的间隔 ;CPLD与字符液晶HS162的接口典型电路 ;HS162读写控制 ;;状态机设计及源代码;12.3 VGA彩条信号发生器 ;颜色;VGA行扫描时序;行扫描时序要求（单位：像素，即输出一个像素Pixel的时间间隔）;根据以上的行、场扫描时序要求，可设置两个计数器，一个是行扫描计数器hcnt，进行模800计数；另一个是场扫描计数器vcnt，进行模525计数。行扫描计数器的驱动时钟频率（像素输出的频率）按照VGA工业标准为25.175MHz。场扫描计数器以行同步信号HS为驱动时钟，当HS的下降沿到来时进行计数。设置完计数器后，就可对行图像H_Td和场图像V_Td所对应的640×480个点赋值。;12.4 VGA图像显示控制器设计; 本例在VGA显示器上显示了一幅128×128点的图像，每个像素点依然使用3比特量化。因此ROM的存储单元数目为16384，即地址线宽度为14比特，数据线宽???为3比特。增加了一个图像位置移动控制部分，使得图像在屏幕范围内成45度角移动，撞到边缘后变向，类似于屏保。 很显然，由于量化的比特数较少，显示出的图像只能看出大体的形状轮廓，若想提高图像的质量，必须增加对三基色R、G、B分别量化的比特数，而后再分别通过D/A转换器输出。;三基色分别采用8比特表示 ;VGA图像显示控制器顶层设计 ;12.5 异步串行接口（UART）设计;起止式异步协议;数据接收;UART接收示意图;数据发送：数据的发送实际上就是按照帧格式将寄存器中的并行数据转为串行数据，为其加上起始位和停止位，以一定的波特率进行传输。波特率可以有多种选择，如9600bits/s，14400bits/s，19200bits/s，38400bits/s等;12.6 直接数字频率合成器 ; 其中K为频率控制字，P为相位控制字。设fc为参考时钟频率，N为相位累加器的字长，M为ROM数据位和D/A转换器的字长。相位累加器在时钟fc的控制下以步长K累加，输出的N位二进制码经过处理（截断处理）后与相位控制字相加，结果作为ROM的输入地址，对波形ROM寻址。ROM中输出的M位的幅度码经D/A转换后就可得到合成波形。合成信号的波形取决于ROM中存储的幅度码，因此可以用DDS产生任意波形。 ;DDS顶层设计 ; 图中加法器add32和寄存器reg32构成了相位累加器，加法器add12和寄存器reg12构成了相位调制器。乘法器mult用于调节DDS的步进频率，频率控制字和相位控制字分别由单片机控制键盘输入，锁相环输出40MHz的频率。波形存储器sin_rom的输出和D/A转换器相连。;2、ROM初始化数据文件生成 ;3、宏功能模块的定制 ;4、使用嵌入式逻辑分析仪在线测试 ;（1）新建SignalTap II文件;（2）调入待测信号;（3）设置信号;（4）SignalTap II文件存盘 ;（5）编译下载 ;（6）启动SignalTap II进行测试 ;12.8 FIR数字滤波器;12.9 CRC校验码;;