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EDA数字系统设计;第二章 Verilog HDL语言（基础）;第二讲　 Verilog HDL基本结构语言要素与语法规则;2.1 模块module;module能够表示： 物理块，如IC或ASIC单元 逻辑块，如一个CPU设计的ALU部分 整个系统 每一个模块的描述从关键词module开始，有一个名称（如SN74LS74，DFF，ALU等等），由关键词endmodule结束。;端口(Terminal);端口列表和端口声明;也可以采用类似ANSI　C格式来声明端口;module adder ( cout,sum,a,b,cin ); input [2:0] a,b; input cin; output cout; output [2:0] sum; assign {cout,sum}=a+b+cin; endmodule;例SR触发器模块;D触发器模块;4位寄存器设计;可以将模块的实例通过端口连接起来构成一个大的系统或元件。 在上面的例子中，REG4有模块DFF的四个实例。注意，每个实例都有自己的名字(d0, d1, d2, d3)。实例名是每个对象唯一的标记，通过这个标记可以查看每个实例的内部。 实例中端口的次序与模块定义的次序???同。 模块实例化与调用程序不同。每个实例都是模块的一个完全的拷贝，相互独立、并行。;.端口与外部信号的连接;当设计大规模系统时，端口太多，记住端口顺序不大可能，可以采用按名连接方法。;2.2 Verilog 语法要素;1.标识符(identifiers);合法和非法标识符 ;2.关键词;3.空白符和注释;4.整数常量和实数常量;整数常量和实数常量;5.字符串（string);6.延时说明＃;7. 操作符;算术操作符;相等关系操作符;逻辑操作符;按位操作符;移位操作符;连接和复制操作;2.3 Verilog的数据类型及逻辑系统;1.Verilog采用的四值逻辑系统;2.主要数据类型;(1)net（线网）;net类的类型（线网）;net类的类型（线网）;net类在发生逻辑冲突时的决断;(2)寄存器类 （register);寄存器类的类型;(3)Verilog中net和register区别;寄存器类型通常用于对存储单元的描述，如D型触发器、ROM等。存储器类型的信号当在某种触发机制下分配了一个值，在分配下一个值之时保留原值。 reg 是最常用的寄存器类型，表示无符号整数变量。 但必须注意的是，reg 类型的变量，不一定都是存储单元，如在lwys 语句中进行描述的必须用reg 类型的变量。 寄存器类型的值可取负数，但若该变量用于表达式的运算中，则按无符号类型处理;(4)Verilog中net和register声明语法;Verilog中net和register声明语法;(5)端口的数据类型选择;a.输入端口 从模块内部来讲，输入端口必须为线网(net)数据类型； 从模块外部来看，输入端口可以连接到线网(net)或reg数据类型的变量。;选择数据类型注意事项 模块的输入只能是net型 元件间的连接使用net型 在过程中的赋值的变量只能是reg型。 net型可由net、reg型驱动，reg型不能驱动reg型;//D 触发器 module Top reg s1,s2,a,b; wire c; //调用D_FF模块，这里命名为dff0 D_FF dff0 (a, b,c,s1,s2); ………… endmodule ;4.参数（parameters);(5)寄存器数组(Register Arrays);存储器寻址(Memory addressing)