常用时序逻辑部件.pptVIP

3、同步十进制可逆计数器 实现同步十进制加法计数器的功能 实现同步十进制减法计数器的功能 1、异步十进制加法计数器 时钟方程 输出方程 8.2.2 异步十进制计数器 驱动方程 状态方程 2、异步十进制减法计数器 时钟方程 输出方程 驱动方程 状态方程 8.3 集成计数器 8.3.1 集成二进制计数器 1、集成同步二进制计数器 ①CR=0时异步清零。 ②CR=1、LD=0时同步置数。 ③CR=LD=1且CPT=CPP=1时，按照4位自然二进制码进行同步计数。 ④CR=LD=1且CPT·CPP=0时，计数器状态保持不变。 74LS163的引脚排列和74LS161相同，不同之处是74LS163采用同步清零方式。 ①CR=1时，异步清零。 ②CR=0、EN=1时，在CP脉冲上升沿作用下进行同步加法计数。 ③CR=0、CP=0时，在EN脉冲下降沿作用下进行同步加法计数。 ④CR=0、EN=0或CR=0、CP=1时，计数器状态保持不变。 U/D是加减计数控制端；CT是使能端；LD是异步置数控制端；D0～D3是并行数据输入端；Q0～Q3是计数器状态输出端；CO/BO是进位借位信号输出端；RC是多个芯片级联时级间串行计数使能端，CT＝0，CO/BO＝1时，RC＝CP，由RC端产生的输出进位脉冲的波形与输入计数脉冲的波形相同。 CR是异步清零端，高电平有效；LD是异步置数端，低电平有效；CPU是加法计数脉冲输入端；CPD是减法计数脉冲输入端； D0～D3是并行数据输入端；Q0～Q3是计数器状态输出端； CO是进位脉冲输出端；BO是借位脉冲输出端；多个74LS193级联时，只要把低位的CO端、BO端分别与高位的CPU、CPD连接起来，各个芯片的CR端连接在一起，LD端连接在一起，就可以了。 2、集成异步二进制计数器 ①CR=0时异步清零。 ②CR=1、CT/LD=0时异步置数。 ③CR=CT/LD=1时，异步加法计数。若将输入时钟脉冲CP加在CP0端、把Q0与CP1连接起来，则构成4位二进制即16进制异步加法计数器。若将CP加在CP1端，则构成3位二进制即8进制计数器，FF0不工作。如果只将CP加在CP0端，CP1接0或1，则形成1位二进制即二进制计数器。 1、集成同步十进制计数器 集成十进制同步加法计数器74160、74162的引脚排列图、逻辑功能示意图与74161、74163相同，不同的是，74160和74162是十进制同步加法计数器，而74161和74163是4位二进制（16进制）同步加法计数器。此外，74160和74162的区别是，74160采用的是异步清零方式，而74162采用的是同步清零方式。 74190是单时钟集成十进制同步可逆计数器，其引脚排列图和逻辑功能示意图与74191相同。 74192是双时钟集成十进制同步可逆计数器，其引脚排列图和逻辑功能示意图与74193相同。 8.3.2 集成十进制计数器 2、集成异步十进制计数器 8.4 N进制计数器 8.4.1 N进制计数器的构成 1、用同步清零端或置数端归零构成N进置计数器 2、用异步清零端或置数端归零构成N进置计数器 （1）写出状态SN-1的二进制代码。 （2）求归零逻辑，即求同步清零端或置数控制端信号的逻辑表达式。 （3）画连线图。 （1）写出状态SN的二进制代码。 （2）求归零逻辑，即求异步清零端或置数控制端信号的逻辑表达式。 （3）画连线图。 利用集成计数器的清零端和置数端实现归零，从而构成按自然态序进行计数的N进制计数器的方法。 在前面介绍的集成计数器中，清零、置数均采用同步方式的有74LS163；均采用异步方式的有74LS193、74LS197、74LS192；清零采用异步方式、置数采用同步方式的有74LS161、74LS160；有的只具有异步清零功能，如CC4520、74LS190、74LS191；74LS90则具有异步清零和异步置9功能。 用74LS163来构成一个十二进制计数器。 （1）写出状态SN-1的二进制代码。 （3）画连线图。 SN-1＝S12-1＝S11＝1011 （2）求归零逻辑。 例 D0～D3可随意处理 D0～D3必须都接0 用74LS197来构成一个十二进制计数器。 （1）写出状态SN的二进制代码。 （3）画连线图。 SN＝S12＝1100 （2）求归零逻辑。 例 D0～D3可随意处理 D0～D3必须都接0 用74LS161来构成一个十二进制计数器。 SN＝S12＝1100 例 D0～D3可随意处理 D0～D3必须都接0 SN-1＝S11＝1011 1、提高归零可靠性的方法 8.4.2 计数器功能的扩展 * 数字逻辑电路 李中发 制作 中国水利水电出版社 第8章 常用时序逻辑部件 学习要点 理解寄存器、计数器等时序