基于asic实现雷达信号处理芯片后端设计word格式论文.docxVIP

摘要摘要随着集成电路设计方法学的发展，ASIC芯片设计水平得到了很大程度的提高，ASIC 设计进入了以超深亚微米工艺为支撑的SoC时代。然而，超深亚微米工艺的引入以及系统芯片所具有的规模大、复杂度高、系统时钟频率快等特点，对传统的集成电路设计方法提出了严峻的挑战。采用传统的展平式(flat)版图设计方式来设计SoC芯片会导致工具处理能力严重不足、运行时间非常长，因此flat设计方式已经难以适用于系统芯片的设计，从而业界开发出了层次化(hierarchical)设计方式的版图设计方法。本文介绍了基于层次化设计方法的ASIC 芯片后端设计流程。深入研究了布局规划、电源网络分配、时钟树综合、详细布线以及物理验证等后端设计关键技术。在这些技术基础上，结合SMIC 的0.13μm工艺及Cadence 公司的SoCEncounter 自动布局布线工具，完成了一款500多万门的雷达芯片的后端设计。芯片的主要指标：(1)内部处理速度：250MHz，I/O：125MHz；(2)核心电压：1.2V，I/O电压：3.3 V；(3)驱动电流：12mA；(4)规模：约515 万门；(5)面积：约8mm×8mm；(6)平均功耗：3.5W(typical)。其层次化后端设计工作主要包括：布局规划、电源网络分配、硅虚拟原型设计、设计划分、子模块设计、顶层模块设计、设计合并及物理验证等。关键词：ASIC，超深亚微米，层次化设计，布局规划AbstractABSTRACTWithdevelopmentofIntegrateCircuitdesignmethodology,thedesignlevelof ASICchiphasbeenimprovedgreately,andASICdesignentersanewepochbasedon VDSM:systemonchip(SoC).However,theuseofVDSMtechnology,andthe charactersofsystemchipsuchaslargescale,complexityandhighfrequency,make traditionaldesignmethodincapable.Flattenlayoutleadstoinsufficientofprocess capabilityandhugetimeconsumption.Therefore,hierarchicallayoutdesignis developedto meet the need.ThisdissertationintroducedtheASICbackenddesignflowbasedonhierarchical designmethod.Inthethesis,wemakeadeepresearchonthekeytechnologyinASICbackend design，such as Floorplan, Power-supply distributed design, Clock TreeSynthesis,NanoRouting,LayoutVerification.Basedonthesekeytechnologies, accompaniedwithSMIC 0.13μm techniqueandutilizeof APRtool—SoCEncounterofCadence,weaccomplishedthebackendworkofaRadarchipwhichscaleisabout5 milliongates.Themainworkscanbesummarizedasfollows:Floorplan,Power-supply distributeddesign,SiliconVirtualPrototypedesign,Partition,BlockImplementation, Top_levelImplementation, Chip Assembly, Layout verification.Key word：ASIC，VDSM，Hierarchical design，Floorplan目录目录第一章绪论.........................................错误!未定义书签。1.1研究背景.........................................错误!未定义书签。1.2 课题来源与意义..................................错误!未定义书签。1.3 论文主要工作及组织结构..........................错误!未定义书签。第二章雷达芯片设计......................