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第三章 MC9S12单片机的内核及片上资源 §3-1 内核结构及引脚 §3-2 内部寄存器 §3-3 堆栈 §3-4 内部存储器 §3-5 复位及时钟 §3-6 中断 §3-7 最小系统设计 主要内容 3.1、 MC9S12DG128片上资源 3.2、内部结构及引脚 3.3、内部寄存器 3.4、堆栈 3.5、存储空间分配 3.6、复位 3.7、时钟 3.8、中断 3.9、最小系统 3.1、 MC9S12DG128片上资源 内核结构—存储器 以MC9S12DP256为例 256K FLASH 12K RAM 4K EEPROM 电压调整模块及相关引脚 电压调整模块 给内核供电2.5V 给电压调整模块及I/O供电5V 使用5v供电的端口有? VDDR(41引脚)??接+5V???????? VSSR(40引脚)? 接地??????? 内部电压调整器供电端 VDDX(107引脚)??接+5V???????VSSX?(106引脚)??接地???? IO驱动供电端 VDDA(83引脚)??接+5V???????? VSSA(86引脚)??接地????? AD转换器供电端 使用2、5v供电的端口有(内部电压调整器开启时不必进行外部供电) VDDPLL(43引脚)??接+2.5V????VSSPLL(45引脚)??接地????? 锁相环供电端 VDD1(13引脚)??接+2.5V??????????VSS1(14引脚)??接地????? 内部电源供电端1 VDD2(65引脚)??接+2.5V??????????VSS2(66引脚?)接地????? 内部电源供电端2 此外还有 VRH?(84引脚)???????????????VRL?(85引脚)???? ? AD转换器参考电压（不得大于5V） 时钟和锁相环及相关引脚 EXTAL、XTAL：接外部振荡器 RESET：接外部复位，低电平有效 XFC：接锁相环滤波电容 VDDPLL、VSSPLL：锁相环供电引脚。使能电压调整模块（ VREGEN 上拉）时，该引脚直接去耦电容。 模式选择及相关引脚 模式选择和PORTE复用 TEST：保留脚，接地 XIRQ：非屏蔽中断 IRQ：可屏蔽中断 模式选择 地址数据总线 PORTA和PORTB作为扩展模式下的数据和地址复用总线，寻址达到64K范围 窄模式下：PORTA为8位数据总线 宽模式下：PORTA、PORTB为16位数据总线 PTK为扩展存储器超过64K时用，不扩展时作为普通I/O口。 MCU片上集成了十余个I/O接口，其中有通用并行I/O口（一般每口8个外部引脚）以及SCI、PWM、ADC、I2C、CAN等专用子系统。 PTA、PTB、PTE、PTH、PTJ、PTS、PTP、PTK、AD0、AD1接口。 复位后所有I/O引脚默认设置为通用I/O输入，当专用子系统激活后，自动变更为专用功能。 ATD模块及相关引脚 VRH、VRL：参考高压和参考低压，一般接5V（隔离）和GND（单点共地）。 定时器及相关引脚 IOC0-7： 输入捕获：捕获外部有效边沿 输出比较：输出一定宽度的脉冲 SPI、PWM及相关引脚 2个SPI口 MISO：主机输入/从机输出 MOSI：主机输出/从机输入 SCK：同步时钟（主机提供，从机接受） SS：从机选择（1-主机，0-从机） 异步串行口及相关引脚 2个SCI： RXD：数据接收 TXD：数据发送 1个SPI 1个BDLC 中断I/O口 作为普通并行I/O口：PORTJ、PORTH 电源引脚 *VDD1、2，VSS1、2：内部逻辑供电 *VDDPLL，VSSPLL：锁相环供电 *-使能电压调整模块（ VREGEN 上拉），该引脚直接去耦电容。 §3-2 内部寄存器 CPU12是16位处理单元 包括： （1）CPU寄存器 存储操作数和运算结果 （2）CPU控制电路 统一协调各部分逻辑 （3）ALU算术/逻辑运算单元 （4）指令队列 §3-2 内部寄存器 累加器A、B：保存操作数和操作结果，组成16位累加器D。 变址寄存器X、Y：寻址操作、临时数据、参与运算。 堆栈指针SP：中断、子程序调用，暂存数据。堆栈由高地址向低地址生成，栈顶为实栈顶。 程序计数器PC ：存放下一条要执行的指令地址。 CPU的所有操作都是通过这些寄存器表现出来的。 ?9S12 主要的数据寄存器。数据可以通过指令从存储器读入到A。数据通过存数指令从A存入存储器中。 通常对A 中的值通过指令执行算术、移位和逻辑操作。 累加器是个非常忙的寄存器。 §3-3 堆栈 堆栈在单片机中有着极其重要的作用。堆栈是一块连续的存储空间，主要用于保存临时数据、局部变量、中