复旦大学专用集成电路讲义2.pptVIP

第二章ASIC设计流程和方法 2.4 设计策略 2.4.1 概述 设计参数 电路性能，包括功能、速度，功耗和应用特性 芯片尺寸 电路的可测性及测试码生成的难易性; 设计周期 成功率(Time to Market) 经济性(Profit) 设计效率(Efficiency) 第二章ASIC设计流程和方法 2.4.2 结构设计 层次设计 从高层到低层 从抽象到具体 利于多人同时设计 使设计思想清晰,设计工作简化 规则设计 使一个电路系统变成大量不同的子模块 尽可能地将电路划分成一组相同或相似的模块,尽可能采用规划性结构的设计，达到简化设计的目的。 适用于设计的各个阶段和层次 第二章ASIC设计流程和方法 * 复旦大学专用集成电路与系统实验室 * 规则性在电路级的体现;用倒相器和三态缓冲器构成的单元电路 第二章ASIC设计流程和方法 2.4.3 设计协调 模块信号的标准化 信号输入的驱动 输入信号的寄存 输出信号的寄存 模块间的连接关系 串接结构 迭代结构 条件选择 第二章ASIC设计流程和方法 2.4.4模块定时 采用公共时钟(同步时序) 结构清晰 较易验证 可测性好 关键路径 第二章ASIC设计流程和方法 2.5综合方法 2.5.1概述 对芯片高性能,高密度,高可靠性,设计周期的要求 包含三个层次 行为综合 逻辑综合 版图综合 第二章ASIC设计流程和方法 2.5.3逻辑综合和逻辑优化 综合过程是将VHDL描述转换成非优化约布尔等式的描述，也就是门级描述，读转换过程是综合软件自动完成的，其过程不受用户控制。 RTL级描述---一般使用HDL硬件描述语言，从描述语句和结构特征来分析可归纳为以下几种情况: 使用if then-else和case语句来控制流程; 反复迭代 层次 字宽、位向量和位场 串行和并行操作 算术、逻辑运算和比较操作 寄存器的规定和分配。 ENTITY counter IS PORT ( clk: IN STD_LOGIC; rs: IN STDJLOGIC; count_out: OUT STD_LOGIC_VECTOR(0 TO 2) END counter; ARCHITECTURE behav OF counter IS signal next_count: STD_LOGIC_VECTOR( 2 DOWNTO 0) BEGIN IF rs= 0 THEN count_out= 000; ELSEIF rs= 1 AND prisig (clk) THEN CASE count_out ( 0 TO 2 ) IS WHEN 000 = next_count = 001; WHEN 001 = next_count = O11; WHEN 011 = next_count = 111; WHEN 111 = next_count = 110; WHEN 110 = next_count = 100; WHEN 100 = next_count = 000; END CASE; count_out = next_count AFTER 10ns; END IF; END PROCESS; END behav; 六位约翰逊计数器VHDL描述 第二章ASIC设计流程和方法 约束条件(Constrain)---芯片面积(Area),延时(Delay),功耗(Power Consumption)和可测性(Testbility)等 属性描述---规定电路的负载数或驱动能力(Load),输入信号定时(Timing), 实际上也是Constrain. 综合库(Synthesis Library)--包含可综合单元的全部信息--逻辑功能(Function),定时关系(Timing),输入的负载数(Capacitance), 输出扇出数(Load),单元的面积(Area) LIBRARY ( ABC ) { CELL ( and2 ) { area: 5 pin (al, a2){ direction: input; capacitance: 1; pin (ol){ direction: al*a2; timing ( ){ intrinsic_rise: 0.37; intrinsic_fall: 0.56; rise_resistance: 0.1234; fall_resistance: 0.4567; ral