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第 4 章　组合逻辑电路 4.1　概　述 一、组合逻辑电路的概念 二、组合逻辑电路的特点与描述方法 4.2　组合逻辑电路的分析方法和设计方法 一、组合逻辑电路的基本分析方法 二、组合逻辑电路的基本设计方法 设计题 设计一个自动控制电路。某工厂有三个生产车间和一个自备发电厂。自备发电厂有X和Y两台发电机组，Y的发电能力是X的两倍。如一个车间开工，启动X供电；如两个车间开工，启动Y供电；如三个车间同时开工，则启动X和Y供电。试用门电路设计一个能自动启停X、Y两个发电机组的控制电路。 4.3　编码器 一、编码器的概念与类型 二、二进制编码器 三、二－十进制编码器 四、优先编码器 (即 Priority Encoder) 4.4　译码器 一、译码的概念与类型 二、二进制译码器 三、二－十进制译码器 四、数码显示译码器 4.5　数据选择器和数据分配器 一、数据选择器和数据分配器的作用 二、数据选择器的逻辑功能及其使用 2. 　8 选 1 数据选择器 CT74LS151 三、用数据选择器实现组合逻辑函数 四、数据分配器举例 4.6 加法器和数值比较器 一、加法器 二、数值比较器 4.7 组合逻辑电路中的竞争冒险 一、竞争冒险现象及其危害 二、竞争冒险的产生原因 三、冒险现象的判别 四、消除冒险现象的方法 本章小结 [例 ] 试用双 4 选 1 数据选择器 CC74HC153 和非门 　　　构成一位全加器。 设输入的被加数、加数和来自低位的进位数分别为 Ai、Bi和Ci-1 ，输出的本位和及向相邻高位的进位数为 Si和 Ci，由此可列出全加器的真值表 。 解： (1)分析设计要求，列出真值表 1 1 1 1 1 1 0 0 1 1 1 0 1 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 0 1 1 0 0 0 0 0 0 0 Ci Si Ci-1 Bi Ai 输 出 输　入 (2)根据真值表写输出逻辑函数表达式 (3) 写出数据选择器CC14539的输出表达式 (4)将全加器的输出逻辑函数式和 CC14539 的输出逻辑 　函数式进行比较。 设 Ai = A1 ，Bi = A0 且 Si = 1Y ，Ci = 2Y 时， 1D0 = 1D3 = Ci-1 ， 1D1 = 1D2 = Ci-1 Ci = Ai Bi Ci-1 + Ai Bi Ci-1+ Ai Bi Ci-1 + Ai Bi Ci-1 = Ai Bi Ci-1 + Ai Bi Ci-1 + A iBi Si = Ai Bi Ci-1+ Ai Bi Ci-1 + Ai Bi Ci-1+ Ai Bi Ci-1 1Y = A1A0 1D0 + A1A0 1D1 + A1A0 1D2 + A1A0 1D3 2Y = A1A0 2D0 + A1A0 2D1 + A1A0 2D2 + A1A0 2D3 2D1 = 2D2 = Ci-1 ， 2D0 =0， 2D3=1 则 (5)画逻辑图 用3 线–8 线译码器 CT74LS138 构成8路数据分配器。 A2 ~ A0 为地址信号输入端，Y0 ~ Y7 为数据输出端，三个使能STA、STB、STC 中的任一个都可作数据 D 输入端。 输出原码的接法 输出反码的接法 主要要求： 理解加法器的逻辑功能及应用。 了解数值比较器的作用。 (一) 加法器基本单元 半加器 　　Half Adder，简称 HA。它只将两个 1 位二进制数相加，而不考虑低位来的进位。 1 0 1 1 0 1 0 1 0 1 1 0 0 0 0 0 C S B A 输 出 输 入 A B S C CO ∑ 全加器 　　Full Adder，简称FA。能将本位的两个二进制数和邻低位来的进位数进行相加。 1 1 1 1 1 1 0 0 1 1 1 0 1 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 0 1 1 0 0 0 0 0 0 0 Ci Si Ci-1 Bi Ai 输 出 输　入 Ai Bi Si Ci CO ∑ CI Ci-1 (二) 多位加法器 实现多位加法运算的电路 　　其低位进位输出端依次连至相邻高位的进位输入端，最低位进位输入端接地。因此，高位数的相加必须等到低位运算完成后才能进行，这种进位方式称为串行进位。运算速度较慢。 　　其进位数直接由加数、被加数和最低位进位数形成。各位运算并行进行。运算速度快。 串行进位加法器 超前进位加法器 串行进位加法器举例 A3 B3 C3 S3 CO ∑ CI S2 S1 S0 A2 B2 A1 B1 A0 B0 CO ∑ CI CO ∑ CI CO ∑ CI CI