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印制电路板设计规范——基本要求 目 次 目 次 I 前 言 VI 1 范围 1 2 规范性引用文件 1 3 术语和定义 1 3.1 同步动态随机存储器（Synchronous Dynamic Random Access Memory） 1 3.2 双倍速率SDRAM（Double Data Rate SDRAM） 1 3.3 四倍数据流SDRAM（Quad-Data Rate SDRAM ） 1 3.4 快速随机访问存储器(fast cycle random access memory ) 1 3.5 RUMBUS DRAM 1 3.6 抖动（Jitter） 2 3.7 容性耦合（Capacitive coupling） 2 3.8 感性耦合（Inductive coupling） 2 3.9 串扰（Crosstalk） 2 3.10 偏斜（Skew） 2 3.11 建立时间（setup time） 2 3.12 保持时间（hold time） 2 3.13 传播延迟（Propagation delay） 2 3.14 飞行时间（Flight time） 2 3.15 模拟信号（Analog signal） 2 3.16 数字信号（Digital signal） 2 3.17 爬电距离(Creepage Distance): 2 3.18 电气间隙(Clearance) 3 4 PCB约束规则 3 4.1 物理约束规则 3 4.1.1 间距 3 4.1.2 线宽 3 4.1.3 过孔大小 4 4.1.4 特殊区域规则 4 4.2 电气约束规则 4 5 电平和接口 5 5.1 LVTTL 5 5.2 LVCMOS 5 5.3 GTL/GTL+ 5 5.3.1 GTL特性 6 5.3.2 GTL+特性 6 5.3.3 互连拓扑 7 5.4 SSTL 8 5.4.1 特性 8 5.4.2 兼容电平（端接方式） 8 5.5 HSTL 10 5.5.1 特性 10 5.5.2 兼容电平（端接方式） 11 5.6 LVDS 13 5.6.1 LVDS参数 13 5.6.2 LVDS Configurations 13 5.6.3 PCB走线要求 14 5.6.4 端接 15 5.6.5 BLVDS 16 5.6.6 MLVDS 16 5.7 PECL 17 5.7.1 LVPECL参数 17 5.7.2 PECL之间的接口 19 5.7.3 PCB走线要求 19 5.8 CML 20 5.8.1 CML参数 20 5.8.2 CML之间的接口 20 5.8.3 PCB走线要求 20 5.9 LVDS、PECL和CML的接口 21 5.9.1 LVPECL与LVDS的接口 21 5.9.2 布局布线要求 21 6 存储器电路 21 6.1 SDRAM 21 6.1.1 SDRAM引脚说明及结构框图 21 6.1.2 SDRAM的时序分析及计算 22 6.1.3 端接 23 6.1.4 SDRAM的PCB布线要求 24 6.2 DDR 24 6.2.1 DDR SDRAM引脚说明及结构框图 24 6.2.2 DDR的时序分析及计算 24 6.2.3 端接 28 6.2.4 DDR的布线要求 29 6.3 QDR SDRAM 29 6.3.1 QDR SDRAM引脚说明及结构框图 29 6.3.2 QDR存储器的时序分析及计算 30 6.3.3 端接 30 6.3.4 QDR存储器的布局布线要求 31 6.4 FCRAM 32 6.4.1 FCRAM引脚说明及结构框图 32 6.4.2 FCRAM时序分析及计算 33 6.4.3 FCRAM端接的选择 33 6.4.4 FCRAM布局布线要求 34 6.5 RAMBUS DRAM 35 6.5.1 RAMBUS DRAM引脚说明及结构框图 35 6.5.2 RDRAM的时序要求 36 6.5.3 RDRAM的布局布线要求 40 7 时钟电路 44 7.1 时钟电路的基本原理 44 7.1.1 晶体（crystal）和晶振（oscillator） 44 7.1.2 时钟驱动器 45 7.1.3 时钟锁相环 46 7.1.4 时钟信号的端接 46 7.2 时钟电路的布局 50 7.3 时钟电路的布线 50 8 模拟和数模混合电路 52 8.1 通用数模混合电路布局布线要求 52 8.2 DAC转换器 53 8.2.1 DAC转换器原理 53 8.2.2 PCB设计 54 8.3 ADC转换器原理 55 8.3.1 ADC转换器原理 55 8.3.2 PCB设计 55 8.4 音频电路 55 8.4.1 时钟信号 56 8.4.2 电源供电电路（地、电源平面的分割） 56 8.4.