数字逻辑第四章(修改后)精品.pptVIP

序列信号发生器举例 【例17】设计一个8位序列信时间顺序从左到右）的计数型序列信号发生器。 解：根据设计要求，由于给定序列长度M=8，可选用一个4位二进制计数器74LS161（或选用十进制计数器74LS160），利用计数器74LS161的低三位和74LS152-8选1数据选择器构成序列信号发生器，如图4-63所示。 随着时钟信号CP的不断输入，Q2Q1Q0的状态从000开始，依次输入到74LS152的地址输入端A2A1A0，则74LS152依次输出D7～D0的值，形成序所以只要将D7～D0的值分别设置可。 ⑸中规模集成计数器 中规模集成计数器：有同步计数器和异步计数器两大类，而且是多功能的。 型号 模式 预置 清零 工作频率 74LS162A 十进 同步 同步（低） 25MHz 74LS160A 十进 同步 异步（低） 25MHz 74LS168 十进可逆 同步 无 40MHz 74LS190 十进可逆 异步 无 20MHz 74ALS568 十进可逆 同步 同步（低） 20MHz 74LS163A 4位二进 同步 同步（低） 25MHz 74LS161A 4位二进 同步 异步（低） 25MHz 74ALS561 4位二进 同步 同步（低） 30MHz 74LS193 4位二进可逆 异步 异步（高） 25MHz 74LS191 4位二进可逆 异步 无 20MHz 74ALS569 4位二进可逆 同步 异步（低） 20MHz 74ALS867 8位二进 同步 同步 115MHz 74ALS869 8位二进 异步 异步 115MHz 本章小结 时序逻辑电路与组合逻辑电路比较 时序逻辑电路的特征 时序逻辑电路中使用的记忆元件是双稳态触发器 描述时序逻辑电路功能的三个重要方程 最常见的时序逻辑电路构件 中规模集成计数器 1、同步二进制计数器 （2）根据分析，写出输出方程和各触发器的激励方程： 输出方程： 激励方程： （3）根据触发器特征方程、激励方程和输出方程，可求得次状态方程： 次态方程： 做状态转移表的方法： 先规定一个现态（PS）值，然后做出次态（NS）值。次态当作现态，依次做，直到计数器状态循环为止。 思考题：利用JK或T触发器，用计数方式构成M=16的同步二进制计数器 集成二进制计数器74161 1.具有计数、保持、预置、清“0”等多种功能 2.CP为计数脉冲输入端，上升沿有效。C为进位输出 为异步清“0”端，低电平有效，只要 =0时，便有Q3Q2Q1Q0=0000，与CP无关。 4. 为预置数控制端，当 =1， =0时，在CP上升沿到来时，将预置输入端数据D0～D3送到计数器内，使Q3Q2Q1Q0=D3D2D1D0。 5.EP、ET为计数器工作状态控制端。当 = =EP=ET=1时，电路工作在计数状态；当 = =1，而EP、ET中有一个为0时，计数器处于保持状态。EP与ET的主要区别在于ET影响进位输出C，而EP不影响C。 CP EP ET 工作状态 ╳ 0 ╳ ╳ ╳ 复位（置零） ↑ 1 0 ╳ ╳ 预置数 ╳ 1 1 0 1 保持 ╳ 1 1 ╳ 0 保持（C=0） ↑ 1 1 1 1 计数 2、同步十进制计数器 二进制计数器结构简单，但是读数不太习惯，所以在很多场合需要采用十进制计数器，以便于译码显示输出。 用4位二进制数代表十进制的每一位数，所以也称为二—十进制计数器。 ①同步十进制加法计数器 根据分析，写出各触发器的激励方程和输出方程： 激励方程： 输出方程： 根据JK触发器的特征方程和激励方程，可得电路的状态方程： Q3 Q2 Q1 Q0 计数 0 0 0 0 0 0 0 0 1 1 0 0 1 0 2 0 0 1 1 3 0 1 0 0 4 0 1 0 1 5 0 1 1 0 6 0 1 1 1 7 1 0 0 0 8 1 0 0 1 9 1（0） 0（0） 1（0） 0（0） 0 ②同步十进制减法计数器 同步十进制减法计数器的原理与加法计数器相似，如图4-56（a）所示为同步十进制减法计数器的逻辑图。 激励方程： 输出方程： 状态方程： 同步十进制减法计数器（续上） 由激励方程、输出方程和状态方程，写出电路的状态转移表，如表4-16所示。画出电路的状态转换图，如图4-56(b)所示。 将加法计数器和减法计数器的控制电路合并在一起，再加入加、减法选择控制电路，就可以构成加/减法计数器。 中规模集成加减法计数器74LS190、74LS191、74LS192 2. 用移位寄存器构