VHDL并串转换.docVIP

并串转换 班级：物电10级5班 学号：102001142 姓名：曹 驰 一、电路功能： 本电路能实现FPGA与单片机的部分接口功能，使单片机与FPGA能进行简单通信的功能，即单片机通过ale、wr、P0、P2管脚与FPGA相连接，通过这几个控制引脚，指导FPGA进行并串转换。同时，在FPGA上自带有clr与clk，实现对系统的清零复位，保证串行输出有条进行。 二、电路设计思路： （1）单片机是一个拥有多扩展模块的芯片，所以，首先我们要设计地址总线。 本题中设地址为FAH，当ale来一个上升沿时，我们要锁存当前P0口的地址，然后再将此地址与FAH比较。若比较结果相等，则写有效（把wr赋给FPGA的内部信号wr_en）否则写无效（把1赋给wr_en），其中wr_en为0有效。 （2）设计数据总线 当选择该芯片时，若单片机发一个写有效来，则将P2和P0口的数据读入FPGA内部数据锁存器.当数据读入后，同时，内部应该产生一个读入完成型号a，以便通知FPGA进行并串转换。 （3）并串转换 当a有效时，开始进行并串转换，并输出串口按时钟clk将数据一个一个输出，当并串转换结束后，应当产生一个结束控制标志（本电路中将ld反馈回电路做结束标志），使a无效，停止停止并串转换。 三、电路原理框图如下： 四、具体程序与原理图： （1）地址锁存器 library ieee; use ieee.std_logic_1164.all; entity latch_add is port ( ale,clr:in std_logic; P0:in std_logic_vector(7 downto 0); add:out std_logic_vector(7 downto 0)); end latch_add; architecture art of latch_add is begin process(clr,ale) begin if(clr=1) then add elsif(aleevent and ale=1) then --锁存地址 add=P0; end if; end process; end art; （2）比较器 library ieee; use ieee.std_logic_1164.all; entity en is port( wr,clr:in std_logic; add:in std_logic_vector(7 downto 0); wr_en:out std_logic); end en; architecture art of en is begin process(add,wr,clr) begin if (clr=1) then wr_en=1; elsif(add then wr_en=wr; --写允许 else wr_en=1; --写禁止 end if; end process; end art; （3）数据锁存 library ieee; use ieee.std_logic_1164.all; entity latch_data is port( wr_en,b,clr:in std_logic; P1,P2:in std_logic_vector(7 downto 0); datain:out std_logic_vector(15 downto 0); a:out std_logic); --a是允许并串转换 end latch_data; architecture art of latch_data is begin process(wr_en,clr) begin if(clr=1) then a=0; elsif(wr_enevent and wr_en=0) then --数据读入FPGA datain=P2P1; a=1; --a为1，开始并串转换 end if; if(b=1) then --将ld接入b端口，为并串结束标志 a=0; --a为0，结束并串转换 end if; end process; end art; （4）并串转换 li