[工学]第二部分 VHDL的模型.pptVIP

卢庆莉 编写 例一： library ieee; use ieee.std_logic_1164.all; entity eqcomp4 is port ( a ,b : in std_logic_vector(3 downto 0); equals : out std_logic); end eqcomp4; Architecture behavioral of eqcomp4 is Begin comp:process(a ,b) begin if a=b then equals = ‘1’; else equals =‘0’; end if; end process comp; End behavioral ; 二、结构描述(structural descriptions) 例二：四位等值比较器 结构描述的构成主要使用：配置指定语句及元件例化语句描述元件的类型及元件的互连关系。 Library ieee; Use ieee.std_logic_1164.all; Entity eqcomp4 is port（a ,b : in std_logic_vector (3 downto 0); equals : out std_logic) ; End eqcomp4 ; Architecture structural of eqcomp4 is signal x :std_logic_vector ( 0 to 3) ; component xnor2 port ( a ,b : in std_logic ; z : out std_logic ); end component ; component and4 port( a, b , c, d : in std_logic ; y : out std_logic); end component ; * * 第二章 VHDL的模型结构 第二章 VHDL的模型结构 一个完整的VHDL语言程序通常包含五个部分： 实体（ENTITY）； 结构体（ARCHITECTURE）； 配置（CONFIGURATION）； 包集合（PACKAGE）； 库（LIBRARY）； 实体： 用于描述所设计的系统的外部接口信号； 结构体： 用于描述系统内部的结构和行为； 配置： 用于从库中选取所需要单元来组成系统设计不同规格的不同版本，使被设计的系统功能发生变化； 库：用于存放已编译的实体、结构体、包集合、配置。 库有两种： 包集合：存放各设计模块能共享的数据类型、常数、子程序等。 1）用户自行生成的IP库； 2）PLD、ASIC芯片制造商提供的库。 如74系列、RAM、ROM控制器、COUNTER计数器等标准模块。用户可直接引用，而不必从头编写。 2.1 VHDL语言设计的基本单元及其构成 对于一个基本设计单元，简单的可以是一个与门，复杂点的可以是一个微处理器或一个系统。但是，不管是简单的数字电路，还是复杂的数字电路，其基本构成是一致的。它们都是由实体说明和结构体两部分构成。 举例：二选一电路的VHDL描述 Entity mux is generic (m : time := 1ns); port(d0 ,d1 ,sel : in bit ; q : out bit); End mux; Architecture connect of mux is