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第一讲 一、教学内容： 第五章 VHDL设计进阶 5.1 数据对象DATA OBJECTS 二、学目的及要求： 1、进一步了解用VHDL表达和设计电路的方法； 2、更深入地理解VHDL语言现象和语句规则的特点； 三、授课课时：2课时 四、教学重点、难点：信号、变量及进程中的信号和变量赋值语句。 第二讲 一、教学内容： 第五章 VHDL设计进阶 5.2 双向电路和三态控制电路设计 二、学目的及要求： 1、进一步了解用VHDL表达和设计电路的方法； 2、更深入地理解VHDL语言现象和语句规则的特点； 三、授课课时：2课时 四、教学重点、难点：三态门的基本概念、三态门的VHDL设计方法。 第四讲 一、教学内容： 第五章 VHDL设计进阶 5.4 深入了解进程语句 5.5 仿真延时 二、教学目的及要求： 1、进一步了解用VHDL表达和设计电路的方法； 2、更深入地理解VHDL语言现象和语句规则的特点； 三、授课课时：2课时 四、教学重点、难点： 进程中的语句的顺序/并行运行的双重性。 5.3 顺序条件语句IF语句 （1）IF 条件句 Then 顺序语句 END IF ; （2）IF 条件句 Then 顺序语句 ELSE 顺序语句 END IF ; （3）IF 条件句1 Then IF 条件句2 Then ... END IF END IF （4）IF 条件句1 Then 顺序语句 ELSIF 条件句2 Then 顺序语句 ELSIF 条件句3 Then 顺序语句 ………… ELSE 顺序语句 END IF 非完整IF语句，用于产生时序电路 完整IF语句，用于产生组合逻辑电路，使用时应注意条件的各种可能性。 嵌套条件语句，对多个条件逐一检测，当所有条件都满足时，才执行顺序语句。可实现时序、组合或时序和组合的混合电路。 多分支语句，具有与上一条件相与的功能，各顺序语句具有不同的优先级。 5.3 顺序条件语句------IF语句 【例5-14】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY control_stmts IS PORT (a, b, c: IN BOOLEAN; output: OUT BOOLEAN); END control_stmts; ARCHITECTURE example OF control_stmts IS BEGIN PROCESS (a, b, c) VARIABLE n: BOOLEAN; BEGIN IF a THEN n := b; ELSE n := c; END IF; output = n; END PROCESS; END example; 注意数据类型 完整IF语句，实现组合逻辑电路 5.3 顺序条件语句IF语句 【例5-15】8－3线优先编码器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY coder IS PORT ( din : IN STD_LOGIC_VECTOR(0 TO 7); output : OUT STD_LOGIC_VECTOR(0 TO 2) ); END coder; ARCHITECTURE behav OF coder IS SIGNAL SINT : STD_LOGIC_VECTOR(4 DOWNTO 0); BEGIN PROCESS (din) BEGIN I