[计算机硬件及网络]Verilog入门.ppt

可编程逻辑器件应用实践 孙涛 ise_sunt@ujn.edu.cn 主要内容 目的： 通过具体实例讲解Verilog 的语法，快速掌握Verilog的语法与结构 内容： Verilog概述 Verilog HDL结构 Verilog 语法与实例 Verilog概述 Verilog是在C语言的基础上发展起来的一种硬件描述语言 由Gateway Automation 于1983年首创，并于1995年成为IEEE标准，即IEEE standard 1364 Verilog概述 支持不同抽象层次的精确描述以及混合模拟，如行为级、 RTL级、开关级等 设计、测试、模拟所用的语法都相同 较高层次的描述与具体工艺无关 提供了类似C语言的高级程序语句，如if-else， for, while, break, case，loop以及int等数据类型 提供了算术、逻辑、位操作等运算符 包含完整的组合逻辑元件，如and、or、xor等，无需自行定义 支持元件门级延时和元件门级驱动强度(nmos, pmos) Verilog概述 与C语言的联系与区别 Verilog概述 抽象层次 系统级：C等高级语言描述 行为级：模块的功能描述 RTL级：寄存器与组合电路的合成 逻辑门级：基本逻辑门的组合（and, or, nand） 开关级：晶体管开关的组合(nmos, pmos) Verilog概述 Verilog 语言的描述风格 行为描述 只对系统行为与功能进行描述，不涉及时序电路实现，是一种高级语言描述的方法，有很强的通用性 结构型描述 描述实体连接的结构形式，通过实例描述，将verilog已定义的基本实例嵌入到语言中 数据流型描述 通过assign连续赋值实现组合逻辑功能的描述 Verilog HDL结构 Verilog HDL是由module模块组成，模块定义关键词 module开始，到关键词 endmodule结束，每条Verilog语句以分号“；”作为结束（块语句、编译向导、endmodule等除外） module module_name(Port_list) 端口声明； 数据类型声明； 电路描述； endmodule 例：上升沿D触发器 module dff_pos(data,clk,q); input data,clk; //端口声明 output q; //端口声明 reg q; //数据类型声明 always @(posedge clk) q=data;//电路描述 endmodule Verilog 语法与实例 基本词法定义 空白符 : 空格（space bar），TAB 键，return键。 注释 (Comment) : “//”或“/*, */”。 Verilog 语法与实例 /* 2-to-1 multiplexer； out = a when sel = 0；out = b when sel = 1； */ module MUX_2（out, a, b, sel）； output out； input a, b, sel； //netlist not（sel_, sel）； and（a1, a, sel_）,（b1, b, sel）； or（out, a1, a2）； endmodule Verilog 语法与实例 数字表示：整数，实数 整数：+/- 位宽 ‘基数符号 数值 位宽：指定整数的大小，以bit为单位。 基数符号：指定整数的基数，可以是b（binary）二进制；o（octal）八进制；d（decimal）十进制；h（hex－adecimal）十六进制。 数值:指定整数的值。 整数: 17 //位宽, 基数符号不写会采用default值 (32bit十进制) 8’d32 //8-bit十进制值为32 8’h12 8’h1A 8’b0001_1100 /* ”_”无特別意义，只是为了方便二进制数易读*/ 8’o37 32’bx // ”x”表unknown 4’b0??? // ”?”表High impedance 实数： 7.2 1.8e-4 //1.8*10-4 9.5E6 Verilog HDL基础知识 取名规则 标识符必须是由a-z, A-Z, 0-9,_, $这些字符組成，最長只能到1024个字符 开头必须由a-z, A-Z或下划线_开头 可以在标识符所取的非法名称前加上反斜杠“\”，并在名称结尾加上空白键，这样就可以用任何可印出的ASCII字符来当作标识符的名称了；而反斜杠和空白键不会被视为