Synplify Pro 76基本使用流程.pptVIP

逻辑综合 逻辑综合将HDL语言编写的行为模型转换为电路结构模型（网表）。 这种转换类似于C语言的编译器将C语言转换为机器语言（二进制语言）； 逻辑综合 综合过程从原文出发或原始电路图出发，经过逻辑分析，首先得出电路的详细描述，然后再进行逻辑优化，得到简化的逻辑表达，通过逻辑映射产生于实际电路单元的对应关系，最后基于这种映射关系给出电路的时间分析。 逻辑综合 综合过程一定要基于指定的单元库（或PLD器件）进行，选择不同的单元库会得出不同的电路结构； 在对HDL语句的综合时，只有具备硬件对应关系的语句才能被综合；不同的综合工具或单元库对语言的支持能力不同。 HDL综合工具：Synplify 一种专用的综合工具，可以支持较大范围HDL语句的综合； 带有较全面的PLD器件库，支持采用多家公司的各种CPLD或FPGA器件； 可以给出电路的RTL实现方式，为电路的进一步优化设计提供参考。 Synplify Pro 7.6基本使用流程 点击图标、打开程序； 建立约束和选项： 点击Impl Option按钮，打开约束和选项窗口；器件选择： 选择技术（公司型号）、器件类别、封装形式、速度级别；对布局选项进行设置（对于不同的技术，选项不同）； Synplify Pro 7.6基本使用流程 约束选择： 通常采用自动约束方式，以评估设计可能实现的最快速度；自动约束只能对Atera和Xilinx的部分器件实行。要想对IO端口进行自动约束，应该在约束选项中，选择Use clock period for unconstrained IO；否则系统只对触发器之间的通道进行约束。 Synplify Pro 7.6基本使用流程 打开或新建一个项目 （Open Project—New Project）； 添加文件（Add File）； 点击文件名，打开文本窗口，进行文件的输入编辑； 保存编辑完成的文件后，回到项目窗口，运行综合程序（Run）； 对综合结果的分析 通过对综合文件进行分析（View Log），可以得到器件综合的各种信息： 时间特性（TIMING REPORT）： 最长延迟时间/最高频率；各端口的时间信息； 面积特性（AREA REPORT）： 器件使用量（IO单元、LUT单元、DSP块），门输入数量，节点数量； 设计优化程度的衡量 通过对综合结果的分析比较，可以在一定程度上判断设计的优劣程度。在此阶段，设计的目标应该是使电路的频率最高，面积最小。需要注意的是，由于各公司的各种等级的器件性能不同，对设计优劣程度的比较应该在同一型号的器件上进行。 电路的结构视图 综合后的电路结构可以通过电路视图分析综合的效果，电路视图可以给出电路中所有基本器件的种类和数量，也给出端口和节点的数量；每个器件、端口、节点都给予了相应的命名；在电路视图中双击任何器件，可以显示程序中与之相关的语句； RTL视图 由基本电路单元连接成的电路，与综合器件无关，由于不同语句不同方法会导致不同的RTL电路，因此RTL电路可以用于客观地评价电路的设计效果；根据该电路使用的逻辑单元，可以估计电路中各路径的延迟时间，为前仿真提供支持。 技术视图 与综合器件相关的电路图； 选择不同的器件可以综合出不同的技术视图；分为单元电路图和门级电路图两种形式； 单元电路图 显示电路使用的PLD单元块的使用量和相应的连接关系，可以用于评价该电路采用PLD设计时在特定器件中的使用情况； 门级电路图 将电路在器件中的实现情况分解为基本逻辑单元的连接方式，可以用于分析电路的逻辑关系，便于电路优化时进行修改。 PLD设计的时间特性分析 在技术视图中，可以查看各器件的时间特性（HDL Analyst—Show Timing Information），选择这一操作后，每个器件上用红色数字标明该器件的信号到达时间和时间容限；可以通过显示关键路径（Show Critical Path）选出最长延迟路径；对关键路径的分析有利于对电路结构进行优化。 设计工具：MAX+PLUS Ⅱ PLD主要厂商Altera公司设计的EDA工具； 可采用原理图输入和文本输入等多种设计输入方式； 可支持VHDL、Verilog HDL、AHDL等多种硬件设计语言； 可进行编辑、编译、仿真、综合、芯片编程等设计全过程操作； MAX+PLUS Ⅱ的主要使用方法 设计输入： 点击图标、打开程序； 建立新文件，打开文本编辑器 file/save：建立一个.vhd文件； 输入编辑VHDL程序； 输入完毕之后保存文件； MAX+PLUS Ⅱ的主要使用方法 建立项目、指定器件： 选择file/project/set project to current file，为当前文件建立项目； 选择asigne/device: