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2018-02-07 发布于河南
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C4.1锁存器与触发器.ppt

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C4.1锁存器与触发器

* 1、锁存器与触发器锁存器与触发器锁存器在E的高(低)电平期间对信号敏感触发器在CP的上升沿(下降沿)对信号敏感在VerilogHDL中对锁存器与触发器的描述语句是不同的 2、触发器的电路结构主锁存器与从锁存器结构相同 1）主从结构触发器 TG1和TG4的工作状态相同 TG2和TG3的工作状态相同 2）维持阻塞结构触发器置0维持线响应输入D和CP信号根据确定触发器的状态 3、触发器的逻辑功能不同逻辑功能的触发器国际逻辑符号 D 触发器 JK 触发器 T 触发器 SR 触发器 1）D 触发器 1. 特性表 1 1 1 0 0 1 1 1 0 0 0 0 Qn+1 D Qn 2. 特性方程 Qn+1 = D 3. 状态图 3.状态转换图翻转 1 0 0 1 1 1 1 1 置 1 1 1 0 1 0 0 1 1 置 0 0 0 0 1 1 1 0 0 状态不变 0 1 0 1 0 0 0 0 说明 Qn+1 Qn K J 1.特性表 2.特性方程 2）JK 触发器例1 设下降沿触发的JK触发器时钟脉冲和J、K信号的波形如图所示试画出输出端Q的波形。设触发器的初始状态为0。 3）T触发器特性方程状态转换图特性表 0 1 1 1 0 1 1 1 0 0 0 0 T 逻辑符号 4）T′触发器国际逻辑符号特性方程时钟脉冲每作用一次，触发器翻转一次。 5）SR 触发器 1. 特性表 2. 特性方程 3. 状态图不确定 1 1 1 1 0 1 1 0 1 0 1 1 0 0 1 不确定 1 1 0 1 0 1 0 0 1 0 0 0 0 0 0 Qn+1 R S Qn SR=0（约束条件）