基于FPGA一位全加器与约翰逊计数器实验报告.docxVIP

实验报告基于FPGA的一位全加器与约翰逊计数器实验一：实验目的1.熟悉ISE软件的使用；2.熟悉下载平台的使用；3.掌握利用层次结构描述法设计电路。二：实验任务1.按照原理图设计半加器电路；2.建立顶层原理图电路；3.对全加器电路进行仿真分析、引脚锁定、下载；4.完成约翰逊计数器的设计。三：实验原理图1 全加器原理图图2 约翰逊计算器电路原理图 3.1.1一位半加器的设计 module half_adder(A,B,CO,S); input A,B; output S; output CO; wire S,CO; assign S=A^B; assign CO=AB;endmodule图3半加器真值表及verliog源码 图4半加器仿真测试3.1.2一位全加器的设计图5半加器真值表及激励文件源码图6半加器仿真测试3.2.1约翰逊计算器的设计 按照原理图2完成设计，激励文件见附录，仿真测试如下图： 图7向左计数的仿真波型图8向右计数的仿真波型 分析波形对照教材上P29的输出数码，符合设计要求，设计合理。四：思考题1.为什么在实验步骤3中，将半加器保存为half_adder，可否保存为full_adder？答：不能保存为full_adder。因为verilog?HDL语言中，要求程序名与实体名一致，否则会出现错误。2.对电路进行功能仿真与时序仿真时，发现二者有什么样的区别？答：功能仿真就是将综合后的verilog?HDL网表文件再送到verilog?HDL仿真器中所进行?仿真。这时的仿真仅对verilog?HDL描述的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求，仿真过程不涉及具体器件特性，如延时特性。时序仿真就是将布线器/适配器所产生的verilog?HDL网表文件送到verilog?HDL仿真器中所进行的仿真。该仿真已将器件特性考虑进去了，因此可以得到精确的时序仿真结果3.为什么要进行引脚锁定？答：进行引脚锁定，是为了对硬件进行检测，将下载文件下载到芯片后，对系统的设计进行的功能检测的过程。4.采用层次结构法描述电路有什么样的优点？答：可以大大降低设计成本，缩短设计周期；极大地简化设计文档的管理；提高大规模?系统电子设计的自动化程度；设计者拥有完全的自主权，再无受制于人之虞；良好的可移植与可测试性，为系统开发提供可靠的保证；能将所有设计环节纳入统一的自顶向下的设计方案附录：半加器激励文件：一位加器激励文件：`timescale 1ns / 1psmodule full_adder_full_adder_sch_tb();// Inputs reg ain; reg bin; reg cin;// Output wire sum; wire cout;// Bidirs// Instantiate the UUT full_adder UUT (.ain(ain), .bin(bin), .cin(cin), .sum(sum), .cout(cout) );// Initialize Inputs //`ifdef auto_init initial beginain = 0;bin = 0;cin = 0;#10 ain = 0;bin = 0;cin = 1;#10 ain = 0;bin = 1;cin = 0;#10 ain = 0;bin = 1;cin = 1;#10 ain = 1;bin = 0;cin = 0;#10 ain = 1;bin = 0;cin = 1;#10 ain = 1;bin = 1;cin = 0;#10 ain = 1;bin = 1;cin = 1;$stop;end //`endifendmodule约翰逊计算器激励文件：module jc_top_jc_top_sch_tb();// Inputs reg LEFT; reg RIGHT; reg STOP; reg LCK;// Output wire [3:0] q;// Bidirs// Instantiate the UUT jc_top UUT (.LEFT(LEFT)