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基本逻辑电路设计 组合逻辑电路 时序电路设计 存储器 组合逻辑电路设计 简单门电路 编、译码器与选择器 加法器、求补器 三态门及总线缓冲器 简单门电路 library IEEE; use IEEE.STD_LOGIC_1164.all; entity nand2 is port( a : in STD_LOGIC; b : in STD_LOGIC; y : out STD_LOGIC ); end nand2; architecture nand2 of nand2 is begin y=a nand b; end nand2; architecture nand2 of nand2 is begin process(a,b) variable comb:std_logic_vector(1 downto 0); comb:=ab; case comb is when 00=y=1; when 01=y=1; when “10=y=1; when “11=y=0; when others=y=Z; end case; end process; end nand2; 或非门 y= a nor b; 反相器 y=not a; 异或门 y=a xor b; 编码器 IF (d（0） ＝ ‘0’）THEN q = “11”; ELSIF (d(1)=‘0’) THEN q = “10”; ELSIF(d(2)=‘0’) THEN q=“01”; ELSE q = “00”; END IF; 译码器 Case a is When “000”=q=; When “001” =q=; ….. When “111” =q=; When orthers =q=“ZZZZZZZZ”; End case; Else Q=“ZZZZZZZZ”; End if; 选择器 if sel=00 then y=a; elsif sel=01 then y=b; elsif sel=10 then y=c; else y=d; end if; 半加器 library IEEE; use IEEE.STD_LOGIC_1164.all; entity half_adder is port( a : in STD_LOGIC; b : in STD_LOGIC; s : out STD_LOGIC; co : out STD_LOGIC ); end half_adder; architecture half_adder of half_adder is signal c,d:std_logic; begin c=a or b; d=a nand b; co=not d; s=c and d; end half_adder; 全加器 library IEEE; use IEEE.STD_LOGIC_1164.all; entity full_adder is port( a,b,cin : in STD_LOGIC; co,s : out STD_LOGIC); end full_adder; architecture full_adder of full_adder is component half_adder port( a,b : in STD_LOGIC; s,co : out STD_LOGIC ); end component ; signal u0_co,u0_s,u1_co:std_logic; begin u0:half_adder port map(a,b,u0_s,u0_co); u1:half_adder port map(u0_s,b,cin,s,u1_co); co=u0_co or u1_co; end full_adder; 三态门 if en=1 then dout=din; else dout=Z; end if; 单向总线缓冲器 if en=1 then dout=din; else dout=“ZZZZZZZZ”; end if; 双向缓冲器 process(a,dr,en) begin if en=0 and dr=1 then bout=a; else bout=ZZ