第3周大课-嵌入式系统设计与实践-数电PPT.pptVIP

* 第3章 数字电子系统设计 JK触发器 逻辑符号 触发脉冲下降沿翻转 功能表 特性方程 还有下降沿触发的触发器，逻辑符号时钟端上无小圈 4、数字电路基础(时序逻辑电路) * 第3章 数字电子系统设计 JK触发器 4、数字电路基础(时序逻辑电路) * 第3章 数字电子系统设计 双输入端如J1、J2之间为逻辑与的关系，即J＝J1J2 4、数字电路基础(时序逻辑电路) 为异步清零和异步置1端，不需要时钟控制。不用的时候接1. * 第3章 数字电子系统设计 D触发器 4、数字电路基础(时序逻辑电路) 逻辑符号 表示上升沿触发 特性方程 * 第3章 数字电子系统设计 计数器 分类： 同步、异步计数器 二进制、十进制、任意进制计数器 加法、减法、可逆计数器 在此主要介绍集成计数器及应用 4、数字电路基础(时序逻辑电路) * 第3章 数字电子系统设计 集成同步四位二进制计数器74LS161 4、数字电路基础(时序逻辑电路) * 第3章 数字电子系统设计 74LS161 4、数字电路基础(时序逻辑电路) 为异步清零端，只要 有效（低电平），不管其它输入端的信号为何值，都将使计数器的输出为零 为同步置数端，当 有效（低电平），同时CP的上升沿来到时，计数器将预置数端D3D2D1D0的数据送到输出端 * 第3章 数字电子系统设计 集成同步十进制计数器74LS160 4、数字电路基础(时序逻辑电路) 74LS160的逻辑符号和功能和74LS161完全一样，其差别仅在74LS161是十六进制，而74LS160是十进制，它的进位是在当 Q3Q2Q1Q0＝1001时产生。 * 第3章 数字电子系统设计 任意进制计数器实现 扩展容量：两片74LS160级连可以构成100进制，两片74LS161级连可以构成256进制。 4、数字电路基础(时序逻辑电路) 嵌入式系统设计与实践 * 嵌入式系统设计与实践 复 习 1、基本电路的原理及其特性 * 第3章 数字电子系统设计 最基本的逻辑电路有三种：与、或、非 与Y＝AB 有0出0.全1才1 或Y＝A+B 有1出1,全0才0 非 输出和输入相反 4、数字电路基础(基本逻辑电路) * 第3章 数字电子系统设计 各组均有0出1；某组全为1出0 相同出1 相异出0 相同出0 相异出1 有1出0 全0出1 有0出1 全1出0 逻辑 规律 1 0 0 1 0 1 1 0 1 0 0 0 1 1 1 0 0 0 0 1 1 0 1 1 　Y 　Y 　　Y 　Y A B 真 　　 值 表 （真值表略）　 逻辑 符号 函数式 与或非 同或 异或 或非 与非 ⊙ 4、数字电路基础(基本逻辑电路) * 第3章 数字电子系统设计 其它逻辑功能门电路 三态门 输出除正常的高、低电平外，还有一个高阻态 高电平有效的三态门： 4、数字电路基础(基本逻辑电路) * 第3章 数字电子系统设计 OC门 OC门要外接电源和上拉电阻才能正常工作 OC门实现线与 4、数字电路基础(基本逻辑电路) * CMOS传输门 电路 逻辑符号 控制端高、低电平分别为VDD和0V 输入输出可以互换，信号可双向传输 工作原理： ①当C＝0， 时，只要输入信号的变化范围不超过VDD和0V ，则TN管和TP管同时截止，输出与输入之间是高阻态（电阻大于109Ω），传输门截止 ； ②当C＝1， 时，若0≤vI≤VDD-VGS（th），TN管导通，TP管截止，导通电阻很小，vO≈vI；若︱VGS（th）P︱≤vI≤，TP管导通，TN管截止， vO≈vI。 输出电压 第3章 数字电子系统设计 4、数字电路基础(基本逻辑电路) * 多余输入端的处理 对于与门和与非门，多余的输入端应接高电平或和已经使用的端相连；对于或门和或非门，多余的输入端应接低电平或和已经使用的端相连。接高电平，可以直接通过电阻和电源相连或者接到高电平处；接低电平可直接接地，但也有其它的连接方式 ?注意： ①TTL门：根据门输入级的特性，悬空、通过一个大电阻（大于2.5K?）接地相当于在输入端加了一个高电平；通过一个小电阻（小于0.9K?）接地相当于在输入端加了一个低电平； ②CMOS门：为防止干扰破坏逻辑关系和损坏器件，CMOS门输入端不能悬空。另外，由于CMOS门输入端不取用电流，所以输入端不管是通过大电阻还是通过小电阻接地，都相当于在输入端加了一个低电平 第3章 数字电子系统设计 4、数字电路基础(基本逻辑电路)