VHDL语言实现乘法器-嵌入式系统试验.docVIP

嵌入式系统实验报告 实验四：乘法器 姓名 院系 软件学院 学号 1023710426 任课教师 指导教师 实验地点 实验时间 2005.6.22 实验前准备（4分） 继续学习VHDL。 明确实验要求和实验的目的。 了解二位数乘法的计算特点：利用移位和加法来实现计算 查阅资料，为实验做准备。 初步设计程序，并在机器上进行编译验证、发现错误修改。 得分： 实验内容和目的（4分） 实验内容： 实现乘法器 实验目的：分析二进制乘法中计算步骤（多少次加法，何时进行），实现一个有限状态机，执行乘法运算 得分： 实验步骤（4分） 创建文本格式文件并保存成扩展名为.vhd的文件。 录入源代码，保存，并将当前文件设为当前工程文档。注意源码的编写中，设置了几个临时变量，用了保存移位的乘数，以便和被乘数相加，我设置的是3位的二进制数乘二进制数。对乘数为1的部分，便把被乘数往左移一位，赋值给临时变量，和result相加。乘数的管脚设计为：40、39、37，被乘数的管脚设置为：45、44、41，使能信号设置为50。 选择设备，并为实体声明的端口与实际Pin进行匹配。为了方便观察，输出设置为6位的显示灯，输出灯的管脚分别设置0为：4、6、9、75、77、80 编译文件并派错。 模拟，观察结果、改正错误。 向实验板下在程序进行调试、演示结果。 调试结果正确 得分： 实验总结（4分） 关于VHDL：通过第四次实验，能够很灵活地运用 VHDL语言 关于本次实验： 在设计乘法器之前，需要对乘法器的计算原理进行深入理解，我将其转换位一个移位和加法的计算，并且将其编程实现，通过这次试验，不仅对原有的知识进行了复习，也让我更加深入地了解了嵌入式系统的一些特点，感觉非常有成就感。 得分： 程序源代码附到实验报告后（4分） library IEEE; use IEEE.std_logic_1164.all; USE IEEE.STD_LOGIC_UNSIGNED.ALL; entity multi is port ( clk: in std_logic; rst: in std_logic; A: in STD_LOGIC_VECTOR (3 downto 1); B: in STD_LOGIC_VECTOR (3 downto 1); data_out: out STD_LOGIC_VECTOR (6 downto 1) ); end multi; architecture multi_arch of multi is Signal tempA: STD_LOGIC_VECTOR (3 downto 1); Signal tempB: STD_LOGIC_VECTOR (3 downto 1); Signal result: STD_LOGIC_VECTOR (6 downto 0); Signal result1: STD_LOGIC_VECTOR (6 downto 0); Signal result2: STD_LOGIC_VECTOR (6 downto 0); Signal G: STD_LOGIC_VECTOR (6 downto 0); Signal G1: STD_LOGIC_VECTOR (6 downto 0); Signal OK: std_logic; Signal state : STD_LOGIC_VECTOR (1 downto 0); BEGIN P_REG: PROCESS(CLK, RST) BEGIN IF RST = 1 THEN data_out =000000; ok = 1; ELSIF CLKEVENT AND CLK = 1 THEN if ok = 1then tempA = A; tempB = B; ok = 0; state = 00; end if; if state = 00 then if tempB(1) = 1 then --赋值 result(0) = 0; result(1) = tempA(1); result(2) = tempA(2); result(3) = tempA(3); result(4) = 0; result(5) = 0; result(6) = 0; else result = 0000000; end if; elsif state = 01 then if tempB(2) = 1 then --移位