第三讲 可综合VerilogHDL.pptVIP

电工电子科技创新中心 Spring 2010 可综合VerilogHDL设计 Page * 电工电子科技创新中心 Spring 2010 可综合VerilogHDL设计 Page * 电工电子科技创新中心 Spring 2010 可综合VerilogHDL设计 Page * 电工电子科技创新中心 Spring 2010 可综合VerilogHDL设计 Page * 电工电子科技创新中心 Spring 2010 可综合VerilogHDL设计 Page * 电工电子科技创新中心 Spring 2010 可综合VerilogHDL设计 Page * 电工电子科技创新中心 Spring 2010 可综合VerilogHDL设计 Page * 电工电子科技创新中心 Spring 2010 可综合VerilogHDL设计 Page * 电工电子科技创新中心 Spring 2010 可综合VerilogHDL设计 Page * 电工电子科技创新中心 Spring 2010 可综合VerilogHDL设计 Page * 电工电子科技创新中心 Spring 2010 可综合VerilogHDL设计 Page * 电工电子科技创新中心 Spring 2010 可综合VerilogHDL设计 Page * 电工电子科技创新中心 Spring 2010 可综合VerilogHDL设计 Page * 电工电子科技创新中心 Spring 2010 可综合VerilogHDL设计 Page * 电工电子科技创新中心 Spring 2010 可综合VerilogHDL设计 Page * 电工电子科技创新中心 Spring 2010 可综合VerilogHDL设计 Page * 电工电子科技创新中心 Spring 2010 可综合VerilogHDL设计 Page * 电工电子科技创新中心 Spring 2010 可综合VerilogHDL设计 Page * 电工电子科技创新中心 Spring 2010 可综合VerilogHDL设计 Page * 电工电子科技创新中心 Spring 2010 可综合VerilogHDL设计 Page * 电工电子科技创新中心 Spring 2010 可综合VerilogHDL设计 Page * 电工电子科技创新中心 Spring 2010 可综合VerilogHDL设计 Page * 电工电子科技创新中心 Spring 2010 可综合VerilogHDL设计 Page * 电工电子科技创新中心 Spring 2010 可综合VerilogHDL设计 Page * 电工电子科技创新中心 Spring 2010 可综合VerilogHDL设计 Page * Spring 2010 可综合VerilogHDL设计 Slide * 3.3.5 一些设计的注意事项 替换延迟链 延迟链是异步时序设计的常用手段，特别是在早期PLD设计和当代ASIC设计中，经常使用Delay Chains实现两个结点间的延迟调整。当代PLD设计推荐使用同步实现设计方法，一般要避免使用异步的Delay Chains。 在同步时序设计中，取代异步Delay Chains的最常用方法是用分频或倍频的时钟或者同步计数器完成所需延迟。 Spring 2010 可综合VerilogHDL设计 Slide * 3.3.5 一些设计的注意事项 替换异步脉冲产生单元： 在异步设计中，常用Delay Chains完成脉冲产生： 常用的同步脉冲产生方法： Spring 2010 可综合VerilogHDL设计 Slide * 3.3.5 一些设计的注意事项 慎用锁存器 同步逻辑设计要避免使用Latch。 综合出与设计意图不吻合的Latch结构的主要原因有： 在设计组合逻辑时，使用不完全的条件判断语句，如if没有else，或不完整的case语句； 设计中存在组合逻辑的反馈环路。 防止产生非目的性Latch的方法： 使用完备的if…else语句； 检查设计中是否含有组合逻辑反馈环路； 为每个输入条件设计输出操作，对case语句设置默认操作； 使用case语句时，特别是在设计状态机时，尽量附加综合约束属性，综合为完全条件case语句（full case）。 Spring 2010 可综合VerilogHDL设计 Slide * 3.3.5 一些设计的注意事项 同步时序电路推荐的时钟设计方法 时钟经全局时钟输入引脚输入，通过FPGA内部专用PLL进行分频/倍频（一般可实现小数分频倍频）、移相等调整与运算，然后经FPGA内部全局时钟布线资源（一般为全铜工艺）驱动到达芯片内所有寄存器和其它模块的时钟输入端。 Spring 2010 可综合VerilogHDL设计