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zQuartusII下的-38译码器练习
二. 3-8译码器设计练习
1 与D触发器设计相似,先为工程新建文件夹。
新建Verilog文件,输入程序代码并保存,文件名与module模块名相同。
2 利用新建工程向导,建立工程。并设置要产生的烧写文件类型。
3 进行分析综合,无错误后,全程编译。
4 新建波形仿真文件,并加入仿真信号,设置输入信号值 。
5 针对开发板系统分配程序输入输出信号对应的引脚。
重新适配 并全程编译。
6 连接开发板系统与电脑,烧写配置文件。
与D触发器实验相似,有2种烧写方式 。
7 拿掉下载线,观察硬件实验结果。
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设置输入信号
加入要仿真观察的信号
JTAG烧写方式,烧写到FPGA器件;
AS 烧写方式,烧些到专用配置芯片EPCS1
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