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ASIC设计实例(verilog)
可编程ASIC设计实例 电子科技大学 通信与信息工程学院 郭志勇 附：占空比为70％的100分频器电路 (将clk进行100分频，其中高低电平宽度为7：3) reg [7:0] count; always @(posedge clk) begin if(~reset) begin count=0; clk_div100=1; end else begin if(count==99) begin count=0; clk_div100=1; end else begin if (count==69) begin count=count+1; clk_div100=0; end else count=count+1; end end end module count(clk,ledout,sel,reset); input clk; input reset; output reg [6:0] ledout; output reg [2:0] sel; reg [14:0] count; reg clk_scan; reg [3:0] dis_out_temp,one,two,three, four,five,six,seven,eight; reg [2:0] sel_temp; always @(posedge clk) //分频(1KHz-0.1KHz) begin if(~reset) begin count=0; clk_scan=0; end else begin if(count==5) begin count=0; clk_scan=~clk_scan; end else count=count+1; end end always @(posedge clk_scan,negedge reset) //第1位 begin if (~reset) one=0; else begin if (one==9) one=0; else one=one+1; end end always @(posedge clk_scan,negedge reset) //第3位 begin if (~reset) three=0; else begin if (one==9 two==9 three==9) three= 0; else begin if (one==9 two==9) three=three+1; end end end always @(sel_temp) //根据扫描值选择当前显示的位 begin sel= sel_temp; case (sel_temp) 3b000:dis_out_temp=one; 3b001:dis_out_temp=two; 3b010:dis_out_temp=three; 3b011:dis_out_temp=four; 3b100:dis_out_temp=five; 3b101:dis_out_temp=six; 3b110:dis_out_temp=seven; 3b111:dis_out_temp=eight; default:dis_out_temp=eight; endcase; end `timesca
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