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Verilog 语言及其应用 1.Verilog HDL的基本结构 1.Verilog HDL的基本结构 2.Verilog HDL的基本语法 2.Verilog HDL的基本语法 2.Verilog HDL的基本语法 2.Verilog HDL的基本语法 2.Verilog HDL的基本语法 2.Verilog HDL的基本语法 2.Verilog HDL的基本语法 2.Verilog HDL的基本语法 2.Verilog HDL的基本语法 2.Verilog HDL的基本语法 2.Verilog HDL的基本语法 2.Verilog HDL的基本语法 2.Verilog HDL的基本语法 * module cunt4 (Cout,CO,Din,LD,CI,Clk ); output [3:0] Cout; output CO; Input [3:0] Din; Input CI,LD,Clk; reg [3:0] Cout; always @ (posedge Clk) begin if(LD) Cout=Din; else Cout=Cout+CI; end assign CO=CoutCI;// Cout各位与 endmodule Q3 Q2 Q1 Q0 CO Cout LD Clk D3 D2 D1 D0 CI Din module cunt4 (Cout,CO,Din,LD,CI,Clk ); //模块说明 output [3:0] Cout; //4位输出 output CO; //1位输出 Input [3:0] Din; //4位输入 Input CI,LD,Clk; //1位输入3个 reg [3:0] Cout; //4位寄存器类变量 always @ (posedge Clk) begin if(LD) Cout=Din; //逻辑功能 else Cout=Cout+CI; end assign CO=CoutCI; endmodule 1)数据类型及其常量和变量 数据类型主要有4种： integer parameter wire reg (1)常量 数字常量 8’ 8’hc5 (2)变量 (a)wire型：输出紧跟输入变化 wire[7:0] in,out; assign out=in; assign out[2:0]=in[3:1]; (b)reg型： 代表触发器 reg[7:0] mymen[1023:0];// 1k byte (c)parameter wordwidth=8,memsize=1024 reg[wordwidth-1:0] ,mymen[memsize-1:0]; 2)运算与表达式 (1)算术运算符 + - * / % (2)关系运算符 == != = = (3)变量逻辑运算符 II ! (4)按位逻辑运算符 I ~ ^ ^~ (5)移位运算符 x x 2 2 (6)条件运算符 out=sel?in1:in2 (7)位拼接运算符 assign {Cout,Sum}=Ina+Inb+Cin; {{a,b},{a,b},{a,b}} {a,b,a,b,a,b} {3{a,b}} (8)运算符的优先级 ~ ! 高优先级 * / % + - = = == != ^ ^~ I