东北大学eda实验报告.docxVIP

简易数字钟设计实验1、实验目的 1）学习掌握数字系统综合设计方法。 2）学习掌握层次设计方法。 3）学习掌握设计下载方法。 4）学习掌握实验系统使用方法。2、实验原理数字钟是对输入时基秒脉冲进行计数，依次输出秒数值、分数值、小时数值，从而确定时钟时间，其原理框图如下图所示。3、实验内容 1）选择XC2S200PQ208器件建立一个新的 工程。 2）在上述工程中，采用VHDL语言的方法设计上述简易数字钟。3)参考实验系统使用说明，按下列要求锁定引脚。秒、分钟、小时由实验系统的J1、J2输出，显示输出的时分秒间隔一位数码管。时钟输入由J7的1脚输入。 4）下载编程并验证设计结果。4、实验设备 1）清华同方PⅣ 2.4G\256M60G 2）ISE 6.2i—Windows软件系统3）多功能EDA实验系统(V型)5、vhdl程序library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;-- Uncomment the following lines to use the declarations that are-- provided for instantiating Xilinx primitive components.--library UNISIM;--use UNISIM.VComponents.all;entity zbr1 is Port ( clk,clr : in std_logic; y1,y3,y5 : out std_logic_vector(3 downto 0); y2,y4 : out std_logic_vector(2 downto 0); y6 : out std_logic_vector(1 downto 0));end zbr1;architecture Behavioral of zbr1 issignal num1,num3,num5:std_logic_vector(3 downto 0);signal num2,num4:std_logic_vector(2 downto 0);signal num6:std_logic_vector(1 downto 0);beginp1:process(clk,clr) begin if clr=1 then num1 =1000; elsif clkevent and clk=1 then if num1=1001 then num1=0000; else num1=num1+1; end if; end if; y1=num1;end process p1;p2:process(clk,clr) begin if clr=1 then num2=101; elsif clkevent and clk=1 then if(num1=1001) thenif(num2=101) thennum2=000; else num2=num2+1; end if; end if; end if; y2=num2;end process p2;p3:process(clk,clr) begin if clr=1 then num3=1000; elsif (num2=101 and num1=1001) then if clkevent and clk=1then if num3=1001 then num3=0000; else num3=num3+1; end if; end if; end if; y3=num3;end process p3;p4:process(clk,clr) begin if clr=1 then num4=101; elsif clkevent and clk=1 then if (num3=1001 and num2=101 and num1=1001) then if num4=101 thennum4=000; else num4=num4+1; end if; end if; end if; y4=num4;end process p4;p5:process(clk,clr) begin if clr=1 then num5=0011; elsif clkevent and clk=1 then if(num4=101 and num3=1001 and num2=101 and num1=1001) then if ((num6=00 or num6=01) and num5=1001) or (num6=10 and num5=0011) then num5=