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Design Compiler 一般问题解答 1.1 什么是DC?? ?? ?DC(Design Compiler)是Synopsys公司的logical synthesis工具，它根据design description和design constraints自动综合出一个优化了的门级电路。它可以接受多种输入格式，如HDL、Schematics、Netlist等，并能生成多种性能report，在reducing design time的同时提高了设计的性能。1.2 DC能接受多少种输入格式?? ???支持 .db、.v、.vhd、.edif、.vgh、.lib等，.db一般是厂商的单元库；.v是veilog的后缀；.vhd是VHDL的后缀；.edif 和 .vhd是两种形式的netlist。1.3 DC提供多少种输出格式?? ???提供 .db、.v、.vhd、edif、.vgh等，并可以输出sdc、sdf等相关格式文件。1.4 DC的主要功能或者主要作用是什么?? ???DC是把HDL描述的电路综合为跟工艺相关的门级电路。并且根据用户的设计要求，在timing、area、power上取得最佳的效果。在floorplanning和placement和插入时钟树后返回DC进行时序验证。1.5 如何寻找帮助?? ???帮助可以用3种求助方式：? ???1. 使用SOLD，到文档中寻求答案? ???2. 在命令行中用man+ DC命令（我最喜欢这种）? ???3. 在命令行中用info+ DC命令1.6 如何找到SOLD文档?? ?? ?SOLD文档可以在teminal中输入sold执行。? ?? ?$ sold? ?? ? 或者用命令 which dc_shell找到dc的安装目录。找到online目录。1.7 如何配置DC?? ???综合设置提供必要的参数给DC，使工具能够知道进行综合时所需要的必要的信息，如：工艺库，目标库，标志库等等。要在.synopsys_dc.setup上设置好这些参数。而.synopsys_dc.setup要在三个目录下有说明，一个是synopsys的安装目录，一个是用户文件夹，最后一个是工程目录。由后一个设置覆盖前一个文件。? ?? ?具体参数包括：search_path, target_library, link_library, symbol_library1.8 target_library 是指什么?? ?? ?target_library是在synthesis的map阶段时需要的实际的工艺库。1.9 link_library如何指定?? ?? ?链接时需要的库，通常与library相同，设置时，需要加“*”，表示内存中的所有库。1.10 search_path 的设置?? ?? ?该参数指定库的存储位置1.11 DA 和DC有什么区别?? ?? ?DA是 Design Analyzer的简称，它调用DC来进行综合，但是它是图形化的，可以看逻辑电路图，当然需要你的库有symbol库.1.12 为什么要使用DA而不用shell接口?? ?? ?这个问题似乎很幼稚，shell接口当然可以用，但我们大部分人已经习惯使用windows这种友好的图形化界面，恰好DA是图形化的，非常适合初学者！不过本人强烈建议使用shell接口的。synopsys的synthesis包括dc_shell（这是synopsys自带的）和dc_shell -tcl_mode（script命令遵循tcl语法格式）。1.13 SOLD是什么?? ???SOLD是 Synopsys OnLine Document的简称，基本包括了synopsys公司的所有工具的文档集合.1.14. translation这一步是用什么DC命令来实现的?? ?? ?我们知道，DC综合过程包括3个步骤：translation + logic optimization + mapping? ?? ?transition 对应命令为 read_verilog(read_vhdl等)? ???logic optimization 和 mapping 对应于 compile1.15. 逻辑优化和映射（logic optimization + mapping）又是用什么DC命令来实现的?? ?? ?logic optimization 和 mapping 均在compile命令完成，但是可以指定使用特殊的优化方法：structural 和flatten，建议大家在synthesis时同时生成structural 和flatten格式的netlist，然后打开看看到底有什么不同之处。1.