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沈阳理工大学 通信工程 元件例化语句 元件例化就是将预先设计好的设计实体定义为一个元件，然后利用映射语句将此元件与另一个设计实体中的指定端口相连，从而进行层次化设计。元件例化是使VHDL设计实体构成“自上而下”或“自下而上”层次化设计的一种重要途径。 元件例化语句分为元件声明和元件例化两部分。 用元件例化方式设计电路的方法是： （1）完成各种元件的设计。 （2）元件声明。 （3）通过元件例化语句调用这些元件，产生需要的设计电路。 元件声明语句的格式 COMPONENT 元件名 [GENERIC 参数说明；] PORT 端口说明； END COMPONENT； 元件例化语句的格式 元件例化就是将元件的引脚与调用该元件的端口的引脚相关联。关联方法有位置关联，名字关联，混合关联。 （1）位置关联方式 例化名：元件名 port map(信号1，信号2，.....); （2）名字关联方式 例化名：元件名 port map(信号关联式1，信号关联式2，.....); 信号关联式形如：a=a1,b=b1,意思是将元件的引脚a与调用该元件的端口a1相关联。这种情况下，位置可以是任意的。 （3）混合关联方式 将上述两种相结合，即为混合关联方式。 元件例化举例 例1：利用2输入与门元件，设计4输入的与门电路。 在调用文件里声明元件，它放在结构体的begin之前。 第一步：设计2输入与门，其VHDL源程序为and_2.vhd; 第二步：元件声明及元件例化，其VHDL源程序为and_4.vhd; library ieee; use ieee.std_logic_1164.all; entity and_2 is port(a,b:in std_logic; y:out std_logic); end and_2; architecture one of and_2 is begin process(a,b) begin y=a and b; end process; end one; library ieee; use ieee.std_logic_1164.all; entity and_4 is port(a,b,c,d:in std_logic; y:out std_logic); end and_4; architecture one of and_4 is --元件声明 component and_2 port(a,b:in std_logic; y:out std_logic); end component;--元件声明 signal y1,y2:std_logic; begin u1:and_2 port map(a,b,y1);--元件例化 u2:and_2 port map(c,d,y2); u3:and_2 port map(y1,y2,y); end one; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY xnor2 IS PORT(a, b : IN STD_LOGIC; y: OUT STD_LOGIC); END xnor2; ARCHITECTURE one OF xnor2 IS BEGIN y= a xnor b; END one; [ 2.17] 2 输入同或门 [2.18 ] 4 输入与非门 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY nand4 IS PORT(a, b,c,d : IN STD_LOGIC; y: OUT STD_LOGIC); END nand4; ARCHITECTURE one OF nand4 IS BEGIN y= not(a and b and c and d); END one; [3.21 ] 2位二进制加法器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ADD2 IS PORT(a, b : IN STD_LOGIC_VECTOR(1 D