多功能电子表设计大赛答辩.ppt

Multi-function Digital Watch 2013年华中科技大学xilinx-依元素科技FPGA电子设计大赛 By 华中科技大学生物医学工程201102班 Miracle团队 指导老师：张华 2013年12月23日 Miracle团队 Miracle团队成员： 王 丹 苏桂平 何 聪 设计目的及内容 设计（代码）分析 实验过程及结果测试 实验总结 目 录 设计目的及内容 运用所学Verilog语言及数电的相关知识及查阅资料完成对多功能时钟的设计，以巩固以前所学知识，提高解决和分析问题的能力以及掌握稍复杂逻辑电路的设计方法； 深刻理解Verilog语言的思路，并进一步掌握操作BASYS2板的使用； 掌握计数器的设计方法，模块之间的协调方式，了解电路设计层次。 设计目的 多功能时表设计 ·以数字形式显示时、分、秒的时间；（要求可切换显示） ·小时计数器为同步24进制；（同步计数器） ·可精确手动校时，包括小时，分钟，秒；设有按钮，每按一次相应按钮可使对应的时间循环改变，以校时用 手动校时时，长按按钮可加速校时速度。 ?基本电路部分 ·可设定24小时任意时刻闹钟（精确到秒），设定按钮与校时按钮共用。设有闹钟开关键。 ·整点报时：59分51秒、59分53秒、59分55秒、59分57秒，led[7：4]流水灯式依次点亮以模仿电台播音，频率为1HZ。59分59秒时,led灯led[3]点亮,频率为10HZ。 拓展功能部分 ·可手动获取59分59秒99内时间数据的秒表。 ·设有 swo(秒表模式开启键)swp(暂停键)scrl(数据控制键)Ncr(清零复位键)以及 Switch (显示切换键) 特色部分 设计内容 设计（代码）分析 顶层 （top.v） 计时部分：调用底层模块10位计数器、6位计数器、3位计器数器 4*6=24位寄存器 cnt[23:0] Cnt[3:0] second0 cnt[7:4] second1 Cnt[11:8] minute0 cnt[15:12] minute1 Cnt[19:16] hour0 cnt[23:20] hour1 校时部分：设计为信号选择器 ad=1时为计时模式，信号为校时信号； ad =0时 为正常计时模式。 数据显示部分： 设有切换switch端，数码管扫描自动扫描 1KHZ。 4*8=32位寄存器 Temp[31:0] 分为校时模式显示 ad=1 set=0 swo=0 ------------ cnt 闹钟设置模式显示 ad=0 set=1 swo=0------------ cnt1 秒表计时模式显示 ad=0 set=0 swo=1------------ cnt2 正常走时模式显示 其余-------------------------- cnt 顶层 底层部分 计数器（counter10.v、counter6.v、counter3.v） // counter10.v(0~9) module counter10(en,ncr,clk,q); input en,ncr,clk; output [3:0] q; reg [3:0] q; always@(posedge clk ) begin if(ncr) q=4d0;//ncr=0时，异步清零 else if(~en) q=q;// EN=0，暂停计数 else if (q==4b1001) q=4b0000; else q=q+1;//计数器加1 end endmodule 闹钟设定模块 bell.v cnt1 代码见项目设计报告附录 仿电台报时 radio.v 代码见项目设计报告附录 秒表 stopwatch.v cnt2 代码见项目设计报告附录 底层 整体设计 实验过程及结果测试 实验步骤 （1）创建工程 命名为 top_clock （2）选择BASYS2型号 并完成创建 （3）新建verilogmodule文件 命名为top （4）添加完整代码 （5） 创建时钟信号约束 （6） 创建管脚约束 （7）逻辑综合 （8）下载到BASYS2板上 结果测试 仿真波形如下： Counter10 结果测试 Counter6 Counter3 结果测试 Bell 结果测试 Bell 结果测试 Bell 结果测试 Radio 结果测试 实验结果及说明： (1) 正常走时模式 Switch=0时显示 时时：分分； Switch=1 时显示 分分：秒