西工大FPGA实验报告二.docxVIP

西北工业大学《硬件描述语言语与FPGA》实验报告学 院：学　　号：姓　　名：专业：实验时间：实验地点：指导教师：西北工业大学20年月利用状态机实现比较复杂的接口设计一、实验目的及要求1.学习运用由状态机控制的逻辑开关，设计出一个比较复杂的接口逻辑； 2.在复杂设计中使用任务(task)结构，以提高程序的可读性；3.加深对可综合风格模块的认识。二、实验设备（环境）及要求预装了开发工具synplify、ModelSimSE的PC机。三、实验内容与步骤内容：利用状态机实现一个比较复杂的接口设计。步骤：1．建立工程并编写模块源码；2．编写测试模块并思考状态机是如何实现复杂的接口设计的；3．布局布线并仿真；4．记录数据并完成实验报告。四、实验代码module writing(reset,clk,address,data,sda,ack); input reset, clk; input[7:0] data, address; inout sda; output ack; reg link_write; reg[3:0] state; reg[4:0] sh8out_state; reg[7:0] sh8out_buf; reg finish_F; reg ack; parameter idle=0,addr_write=1,data_write=2,stop_ack=3; parameter bit0=1,bit1=2,bit2=3,bit3=4,bit4=5,bit5=6,bit6=7,bit7=8; assign sda=link_write ? sh8out_buf[7]: 1bz; always @(posedge clk) begin if(!reset) begin link_write =0; state =idle; finish_F =0; sh8out_state =idle; ack =0; sh8out_buf =0; end else case(state) idle: begin link_write =0; finish_F =0; sh8out_state=idle; ack =0; sh8out_buf =address; state =addr_write; end addr_write: begin if(finish_F==0) begin shift8_out; end else begin sh8out_state = idle; sh8out_buf = data; state=data_write; finish_F=0; end end data_write: begin if(finish_F==0) begin shift8_out; end else begin link_write=0; state= stop_ack;