设计一个字节（8位）比较器.pptVIP

EXERCISE VERILOG DESIGN 四输入加法器 z＝a+b+c+d; z=(a+b)+(c+d); 练习一．简单的组合逻辑设计 练习一．简单的组合逻辑设计 目的: 掌握基本组合逻辑电路的实现方法。 设计一个可综合的数据比较器 模块源代码： //--------------- compare.v ----------------- module compare(equal,a,b); input a,b; output equal; assign equal=(a==b)?1:0; //a等于b时，equal输出为1；a不等于b时， //equal输出为0。 endmodule 练习二. 简单时序逻辑电路的设计 目的：掌握基本时序逻辑电路的实现。 设计1/2分频器的可综合模型 // half_clk.v: ? module half_clk(reset,clk_in,clk_out); input clk_in,reset; output clk_out; reg clk_out; ? always @(posedge clk_in) begin if(!reset) clk_out=0; else clk_out=~clk_out; end endmodule 练习四. 设计时序逻辑时采用阻塞赋值与非阻塞赋值的区别 目的：1.明确掌握阻塞赋值与非阻塞赋值的概念和区别； 2.了解阻塞赋值的使用情况。 在always块中，阻塞赋值可以理解为赋值语句是顺序执行的，而非阻塞赋值可以理解为赋值语句是并发执行的。实际的时序逻辑设计中，一般的情况下非阻塞赋值语句被更多地使用 。（注意：在实现组合逻辑的assign结构中，无一例外地都必须采用阻塞赋值语句。 练习五. 用always块实现较复杂的组合逻辑电路 目的: 1.掌握用always实现组合逻辑电路的方法; 2.了解assign与always两种组合逻辑电路实现方法之间的区别。 一个简单的指令译码电路的设计示例 练习六. 在Verilog HDL中使用函数 目的：掌握函数在模块设计中的使用。　　 与一般的程序设计语言一样，Veirlog HDL也可使用函数以适应对不同变量采取同一运算的操作。Veirlog HDL函数在综合时被理解成具有独立运算功能的电路，每调用一次函数相当于改变这部分电路的输入以得到相应的计算结果。 练习七. 在Verilog HDL中使用任务（task） 目的：掌握任务在结构化Verilog HDL设计中的应用。 仅有函数并不能完全满足Veirlog HDL中的运算需求。当我们希望能够将一些信号进行运算并输出多个结果时，采用函数结构就显得非常不方便，而任务结构在这方面的优势则十分突出。任务本身并不返回计算值，但是它通过类似C语言中形参与实参的数据交换，非常快捷地实现运算结果的调用。此外，我们还常常利用任务来帮助我们实现结构化的模块设计，将批量的操作以任务的形式独立出来，这样设计的目的通常一眼看过去就很明了。 下面是一个利用task和电平敏感的always块设计比较后重组信号的组合逻辑的实例。 练习八. 利用有限状态机进行复杂时序逻辑的设计 一个简单的状态机设计，功能是检测一个5位二进制序列“10010”。考虑到序列重叠的可能，有限状态机共提供8个状态（包括初始状态IDLE）。 模块源代码：? seqdet.v module seqdet(x,z,clk,rst,state); input x,clk,rst; output z; output[2:0] state; reg[2:0] state; wire z;? parameter IDLE=d0, A=d1, B=d2, C=d3, D=d4, E=d5, F=d6, G=d7; 练习九.利用状态机的嵌套实现层次结构化设计 目的：１.运用主状态机与子状态机产生层次化的逻辑设计； 　２.在结构化设计中灵活使用任务（task）结构。? 在上一节，我们学习了如何使用状态机的实例。实际上，单个有限状态机控制整个逻辑电路的运转在实际设计中是不多见，往往是状态机套用状态机，从而形成树状的控制核心。这一点也与我们提倡的层次化、结构化的自顶而下的设计方法相符，下面我们就将提供一个这样的示例以供大家学习。 该例是一个简化的EPROM的串行写入