33三位乘法器.pptVIP

则赋值语句 s_integ = sub_v; s_integ = typ_v ; s_integ = sub_v;是正确的，因为sub_v是abc类型，而abc是整数类型的子类型，所以sub_v可以赋值给整数类型。 但语句s_integ = typ_v ;却是错误的，因为typ_v是cde类型，而cde是新的数据类型，所以虽然cde类型的范围也是0～9，但它不可以直接赋值给整数类型。 只有相同数据类型的端口信号和操作数才能相互作用。 4. 数据对象（data objects） 是数据类型的载体，共有三种形式的对象： Constant（常量） Variable（变量） Signal（信号） Constant width: integer := 7; Constant Vcc: REAL:=6.0; Constant D: Std_Logic_Vector(3 Downto 0):= ”0000”; 不能在程序中改变； 增强程序的可读性，便于修改程序； 常量的使用范围取决于其定义位置，可在Library、Entity、Architecture、Process中进行定义，其有效范围也相应限定。 1）、常量（Constant） 定义格式为： Constant 常量名：数据类型 ：=表达式； 2）、 变量 变量是一个局部量，用于对中间数据的临时存储，并不一定代表电路的某一硬件，没有物理意义。 定义格式为： Variable 变量名：数据类型[：=设定值]； 如：Variable a: integer := 0; 变量赋值语句的语法格式为： 变量名 := 表达式（设定值）； 如：a := b and c; 变量赋值 整体赋值：temp := ;temp := “AA” ; 逐位赋值：bit_vector(0 to 7) temp(7) := ‘0’; Temp(4):=‘0’; 多位赋值temp (7 downto 4) := “1010”; 多位赋值 用双引号 逐位赋值 用单引号 赋值标志 3）、信号 信号数据对象，代表电路内部线路，其在元件之间起互连作用，没有方向性，可给它赋值，也可当作输入。 定义格式为： Signal 信号名：数据类型[：=设定值]； 如：Signal A : Std_logic_vector(3 Downto 0) := “0000”; 信号赋值语句的语法格式为： 信号名=表达式（设定值）； A = “1010” 信号赋值 SIGNAL temp : Std_Logic_Vector (7 downto 0); 整体赋值:temp = ;temp = “AA” ; 逐位赋值:temp(7) = ‘1’; 多位赋值: temp (7 downto 4) = “1010”； 多位赋值 用双引号 逐位赋值 用单引号 赋值标志 信号、变量、常量对比 （一）、定义 Signal clk: std_logic; Variable data: std_logic_vector(7 downto 0); Constant width: integer :=7 ; （二）、赋值方式 clk = ‘1’； （非立即） data := “1010”; （立即） （三）、逻辑功能 信号可以代表电路的内部连接，而变量仅仅是电路内部的数据交换。 （五）、适用范围 信号：实体、结构体、程序包 变量：定义了变量的进程、子程序的顺序语句中 常量：视其定义的位置而定 若常量定义在实体中，适用范围是实体所对应的所有结构体。 若常量定义在结构体中，适用范围就是本结构体。 （四）、定义区域 信号：实体、结构体、程序包 变量：进程、子程序 常量：实体、结构体、程序包、块、进程、子程序 任务实施:三位乘法器的VHDL设计 3 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; --进行加法运算符的重载 entity mul3 is port(a,b:in std_logic_vector(2 downto 0); y:out std_logic_vector(5 downto 0)); end mul3; --实体端口为三位的乘数和被乘数以及六位的积。 architecture behave of mul3 is signal temp1:std_logic_vector(2 downto 0); signal temp2:std_log