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Xilinx ISE 12.4使用手册 ------Edit by C2_305 Xilinx ISE 12.4用户界面 ISE界面如下图所示，由上到下主要分为标题栏、菜单栏、工具栏、工程管理区，源文件编辑区、过程管理区、信息显示区、状态栏等八部分。 图1.1 ISE界面 标题栏：主要显示当前工程的路径、名称及当前打开的文件名称； 菜单栏：主要包括文件（File）、编辑（Edit）、视图（View）、工程（Project）、源文件（Source）、操作（Process）、工具（Toll）、窗口（Window）、帮助（Help）等八个下拉菜单； 工具栏：主要包括了常用命令的快捷按钮； 工程管理区：提供工程及其相关文件的管理和显示功能。主要包括设计页面（Design）、文件页面（Files）、开始视图（Start）和库视图（Liabrary）。其中，设计页面视图最常见，显示了源代码的层次关系； 源文件编辑区：提供了源代码的编辑功能； 过程管理区：本窗口显示的内容取决于过程管理区所选择文件，相关操作和FPGA设计流程相关，包括设计输入、综合、仿真、实现和生成配置文件等； 信息显示区：显示ISE中的处理信息，如操作步骤信息、警告信息和错误信息等； 状态显示栏：显示相关命令和操作的信息，并指示ISE软件当前所处的状态； 2．新建工程 打开ISE，选择File|New Project，在弹出的新建对话框中输入工程名，例如“Myproject”，并选择工程文件路径，例如“E:\Proj_FPGA\Myproject”,如下图所示，以后将以这个工程名和路径说明。选择好以后，next，需要注意以下几个选项。 Famliy：选择所使用的FPGA类型； Device：选择所使用的FPGA具体型号； Synthesis Toll：选择所使用的综合工具，默认为ISE自带的XST工具； Simulator：选择仿真软件，默认是ISE自带的Isim; Preferred Language:选择所使用的硬件语言，我们选择Verilog； 图2.1 新建工程step1 图2.2 新建工程step2 后面直接点next即可，直到完成新工程的建立。 3．Verilog HDL代码的输入和功能的仿真 在工程管理器任意位置单击鼠标右键，在弹出的菜单中选择“New Source”命令，一般用到的是Verilog Module、IP、、Verilog Test bench选项，分别可以创建verilog模块文件、调用FPGA内部的IP核、创建测试文件。 图3.1 新建源代码对话框 在示例中我们选择新建一个Verlig Module模块Proj_top作为顶层文件，直接点击Next，在这一级可以编辑模块的输入输出，也可以不设置，在以后的代码中直接指定，这里为了方便我们不设置输入输出，此后一直next直到完成。当然，以后可以新建更多模块加入到工程中，方法一样。 图3.2源代码输入 创建完成后如图3.2所示，这时，我们已经创建了一个Verilog模块的例子，剩余工作就是在源文件编辑区编写代码以实现设计功能。以下是一个简单的例子。 例1：利用Verilog代码实现8bit计数器 module Proj_top( input clk, input rst, output reg [7:0] dout ); always @ (posedge clk) begin if(!rst)//low act dout = 8h00; else dout = dout + 1b1; end endmodule 输入代码完成后，保存，双击过程管理区中的Synthesize XST，出现对工程进行综合。综合过程中，如在信息显示区出现error，需要根据提示查看修改代码。当工程正确无误后，该选项将变为绿色的对号（代码正确）或者黄色的感叹号（含有警告，可以忽略，需要具体分析）。 图3.3 工程的综合 图3.4测试文件的创建 为了对设计程序做逻辑上的验证，一般，我们可以添加一个测试文件来验证所设计的程序的正确性。在工程管理区的View这一栏，选择Simulation，并在下面的hierarchy空白处右键NewSource，选择 Verilog Test Fixture，其创建方式其实和上面所讲的文件的创建类似。 在此示例中，我们创建一个名为“test”的测试模块。测试代码如下： module test; // Inputs reg clk; reg rst; // Outputs wire [7:0] dout; // Inst