微处理器第六章接口.pptVIP

* 6.5 串行接口 实现数据的串/并、并/串转换 实现串行数据的格式化(如自动加入起始位、校验位或同步字符等 实现差错控制（如异步通信中的帧格式错、奇偶校验错、溢出错等 实现接口间联络信号的解释和控制 * I2C接口 包括分频寄存器、地址寄存器、数据寄存器、控制寄存器和状态寄存器等多个可以编程的寄存器 内部总线 中断IRQ 地址线 数据线 数据复用器 地址译码器 起始、停止、仲裁控制 时钟控制 I2C状态寄存器 I2C数据寄存器 I2C控制寄存器 I2C地址寄存器 I2C分频寄存器 输入同步 输入/输出数据移位寄存器 地址比较器 SCL SDA * I2C总线时序及过程示意图 START起始状态、寻址、数据传送方向、从接口应答、数据传送、数据应答及STOP结束状态，如图中的A、B、C、D、E、F所标示? * SPI接口 同步全双工串行接口 接收缓存寄存器 接收移位寄存器 发送控制寄存器 接收时钟控制 发送缓存寄存器 发送移位寄存器 控制寄存器 时钟源 时钟源选择与分频器 接收控制寄存器 SOMI 时钟相位与极性控制 SCK 发送时钟控制 MOSI SS * 6.5.2 异步串行接口 收发无共同时钟源，也不通过锁相实现时钟同步 接收缓冲器 接收移位寄存器 波特率发生器 波特率寄存器 接收同步控制器 发送缓冲器 发送移位寄存器 发送同步控制器 状态寄存器 控制寄存器 中断识别寄存器 中断允许寄存器 差错控制寄存器 MODEM寄存器 MODEM接口信号 INT RXD TXD 时钟源 * 波特率发生器 通信的建立是通过设置波特率为一致而实现的 波特率与系统时钟频率有关，并通过设置分频器的分频值达到波特率一致的目的 本地时钟源 波特率寄存器 分频器 预分频器 波特率 发送时钟 串口接收采样时钟 式中SCLK为本地串口的时钟源频率，PD为预分频因子，通常取16、32或64等常数。BD为波特率因子 * 异步串行通信数据帧结构 通行协议是指通信双方共同遵守的约定，包括波特率、校验方式和帧格式等 帧内同步，帧间异步 每帧的数据位数为5-8位，初始化时设置为定值，且收发双方一致。 * * / 32 系统级芯片 (SOC) 技术 系统知识 (硬件与软件) 电路设计知识 (DAC、ADC 等) 制造工艺知识(90nm, 65nm, 45nm) 晶圆工艺知识(300mm 晶圆) A/D A/D 数字射频处理器 数字滤波与控制 混合信号处理器 数字 基带 混合信号处理器 软硬件协同设计设计及验证技术 IP核生成和复用技术 超深亚微米工艺及纳米IC设计技术 * SoC的片内总线 片上总线特点 简单高效 结构简单：占用较少的逻辑单元 时序简单：提供较高的速度 接口简单：降低IP核连接的复杂性 灵活，具有可复用性 地址/数据宽度可变、互联结构可变、仲裁机制可变 功耗低 信号尽量不变、单向信号线功耗低、时序简单 片内总线标准 ARM的AMBA 、IBM的CoreConnect Silicore的Wishbone、Altera的Avalon * IP核构成 软核：以可综合的RTL（Register Transfer Level）级描述形式提交的核。仅描述核的功能实现。 硬核：以版图形式提交的核。经过预先布局不能且不能由系统设计者修改的核。 固核：以门级网表的形式提交的核。介于软核硬核之间，描述各元件之间的关系。 * 第六章习题 作业：2、3、4、6、7、8、12 */100 * 简单中断接口中的软硬件功能 S R CP D Q 外设发出的中断请求信号 CPU中断请求复位信号 ＋5V 送至总线的中断请求引脚 CPU中断请求允许信号 硬件需完成的功能： 可产生稳定的中断请求信号 可屏蔽该中断请求信号 可清除该中断请求信号 软件需完成的功能： 产生中断请求允许信号 产生中断请求复位信号 装载中断服务子程序 将用户中断服务子程序的入口地址放入中断向量表 中断系统优先权 中断系统能实现优先权排队 按各中断请求的重要程度排列CPU响应的次序称为中断优先级。 即同时有多个中断请求到来时，CPU会首先响应和处理优先级别最高的中断请求。 中断优先级的实现可以用软件或硬件设置 * 中断的软件判优法 … … … 至CPU的INTR引脚 + 由外设设置的 中断请求寄存器可由程序设置的中断允许寄存器 设备优先级由软件查询流程确定。 试画出工作流程； 考虑如何得到中断类型号； * 中断优先权编码电路 8-3编 码 器 A2 A1 A0 B2 B1 B0 比较器 AB … 1 2 中断请求信号 + 至CPU的INTR引脚 优先权失效信号 + 优先权寄存器 CPU 1 2 3 4 5 6 7 8