基于随机延时的嵌入式CPU抗DPA硬件架构.PDFVIP

第３２卷第１０期　　　 计算机应用与软件 Ｖｏｌ３２Ｎｏ．１０ ２０１５年１０月　　 ＣｏｍｐｕｔｅｒＡｐｐｌｉｃａｔｉｏｎｓａｎｄＳｏｆｔｗａｒｅ Ｏｃｔ．２０１５ 基于随机延时的嵌入式 ＣＰＵ抗ＤＰＡ硬件架构 １ ２ １ 段凌霄 　孟建熠 　严晓浪 １（浙江大学电气工程学院　浙江杭州３１００２７） ２（浙江大学信息与电子工程学系　浙江杭州３１００２７） 摘　要　　针对嵌入式ＣＰＵ运行加解密算法时产生的功耗边道效应问题，提出了一种基于随机延时的抗ＤＰＡ攻击的嵌入式处理 器架构。该架构在处理器前级流水级中插入随机的等待延时，在时间轴上对每一次程序运行的功耗轨迹进行干扰，从而达到抗 ＤＰＡ攻击目的。实验表明，该架构具有良好的抗差分功耗分析的特性，且硬件电路的设计复杂度较低。 关键词　　差分功耗分析（ＤＰＡ）　ＤＥＳ　随机延时插入 中图分类号　ＴＰ３９３　　　　文献标识码　Ａ　　　　ＤＯＩ：１０．３９６９／ｊ．ｉｓｓｎ．１０００３８６ｘ．２０１５．１０．０５２ ＡＮＡＮＴＩＤＰＡＨＡＲＤＷＡＲＥＡＲＣＨＩＴＥＣＴＵＲＥＯＦＥＭＢＥＤＤＥＤＣＰＵＢＡＳＥＤ ＯＮＲＡＮＤＯＭＤＥＬＡＹ １ ２ １ ＤｕａｎＬｉｎｇｘｉａｏ　ＭｅｎｇＪｉａｎｙｉ　ＹａｎＸｉａｏｌａｎｇ １（ＣｏｌｌｅｇｅｏｆＥｌｅｃｔｒｉｃａｌＥｎｇｉｎｅｅｒｉｎｇ，ＺｈｅｊｉａｎｇＵｎｉｖｅｒｓｉｔｙ，Ｈａｎｇｚｈｏｕ３１００２７，Ｚｈｅｊｉａｎｇ，Ｃｈｉｎａ） ２（ＤｅｐａｒｔｍｅｎｔｏｆＩｎｆｏｒｍａｔｉｏｎＳｃｉｅｎｃｅａｎｄＥｌｅｃｔｒｏｎｉｃＥｎｇｉｎｅｅｒｉｎｇ，ＺｈｅｊｉａｎｇＵｎｉｖｅｒｓｉｔｙ，Ｈａｎｇｚｈｏｕ３１００２７，Ｚｈｅｊｉａｎｇ，Ｃｈｉｎａ） Ａｂｓｔｒａｃｔ　　ＥｍｂｅｄｄｅｄＣＰＵｗｉｌｌｃａｕｓｅｓｉｄｅｃｈａｎｎｅｌｅｆｆｅｃｔｓｏｆｐｏｗｅｒｃｏｎｓｕｍｐｔｉｏｎｗｈｅｎｒｕｎｎｉｎｇｅｎｃｒｙｐｔｉｏｎａｎｄｄｅｃｒｙｐｔｉｏｎａｌｇｏｒｉｔｈｍｓ．Ｉｎ ｌｉｇｈｔｏｆｔｈｉｓｉｓｓｕｅ，ｗｅｐｒｏｐｏｓｅｄａｒａｎｄｏｍｄｅｌａｙｂａｓｅｄｅｍｂｅｄｄｅｄｐｒｏｃｅｓｓｏｒａｒｃｈｉｔｅｃｔｕｒｅ，ｗｈｉｃｈｉｓａｂｌｅｔｏｒｅｓｉｓｔＤＰＡａｔｔａｃｋｓ．Ｉｎｔｈｅｐｒｏｐｏｓｅｄ ａｒｃｈｉｔｅｃｔｕｒｅ，ｒａｎｄｏｍｗａｉｔｉｎｇｄｅｌａｙｗｉｌｌｂｅｉｎｓｅｒｔｅｄｉｎｔｏｐｒｅｃｅｄｉｎｇｐｉｐｅｌｉｎｅｓｔａｇｅｔｏｉｎｔｅｒｆｅｒｅｗｉｔｈｔｈｅｔｒａｃｋｏｆｐｏｗｅｒｃｏｎｓｕｍｐｔｉｏｎｉｎｔｉｍｅｌｉｎｅ ｆｏｒｅｖｅｒｙｐｒｏｇｒａｍｒｕｎｎｉｎｇ，ｓｏｔｈａｔｔｏａｃｈｉｅｖｅｔｈｅｇｏａｌｏｆＤＰＡａｔｔａｃｋｓｒｅｓｉｓｔａｎｔ．Ｅｘｐｅｒｉｍｅｎｔｓｓｈｏｗｔｈａｔｔｈｉｓａｒｃｈｉｔｅｃｔｕｒｅｈａｓａｇｏｏｄ ｃｈａｒａｃｔｅｒｉｓｔｉｃｉｎｒｅｓｉｓｔｉｎｇｄｉｆｆｅｒｅｎｔｉａｌｐｏｗｅｒａｎａｌｙｓｉｓ，ｍｏｒｅｏｖｅｒｉｔａｌｓｏｈａｓｌｏｗｅｒｄｅｓｉｇｎｃｏｍｐｌｅｘｉｔｙｉｎｈａｒｄｗａｒｅｃｉｒｃｕｉｔ． Ｋｅｙｗｏｒｄｓ　　Ｄｉｆｆｅｒｅｎｔｉａｌｐｏｗｅｒａｎａｌｙｓｉｓ（ＤＰＡ）　Ｄａｔａｅｎｃｒｙｐｔｉｏｎｓｔａｎｄａｒｄ（ＤＥＳ）　Ｒａｎｄｏｍｄｅｌａｙｉｎｓｅｒｔｉｏｎ 逻辑单元来恒定硬件单元功耗的方法［６－８］或者可以通过采用随 ０　引　言 机延迟插入来随机硬件单元功耗的方法达到抗 ＤＰＡ的目的。