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FPGA液晶显示和数码管显示
Verilog_12864
module lcd (clk, rs, rw, en,dat);
input clk;
output [7:0] dat;
output rs,rw,en;
//tri en;
reg e;
reg [7:0] dat;
reg rs;
reg [15:0] counter;
reg [5:0] current,next;
reg clkr;
reg [1:0] cnt;
parameter set0=6h0;
parameter set1=6h1;
parameter set2=6h2;
parameter set3=6h3;
parameter set4=6h4;
parameter set5=6h5;
parameter set6=6h6;
parameter dat0=6h7;
parameter dat1=6h8;
parameter dat2=6h9;
parameter dat3=6hA;
parameter dat4=6hB;
parameter dat5=6hC;
parameter dat6=6hD;
parameter dat7=6hE;
parameter dat8=6hF;
parameter dat9=6h10;
parameter dat10=6h12;
parameter dat11=6h13;
parameter dat12=6h14;
parameter dat13=6h15;
parameter dat14=6h16;
parameter dat15=6h17;
parameter dat16=6h18;
parameter dat17=6h19;
parameter dat18=6h1A;
parameter dat19=6h1B;
parameter dat20=6h1C;
parameter dat21=6h1D;
parameter dat22=6h1E;
parameter dat23=6h1F;
parameter dat24=6h20;
parameter dat25=6h21;
parameter dat26=6h22;
parameter dat27=6h23;
parameter dat28=6h24;
parameter nul=6hF1;
always @(posedge clk)
begin
counter=counter+1;
if(counter==16h000f)
clkr=~clkr;
end
always @(posedge clkr)
begin
current=next;
case(current)
set0: begin rs=0; dat=8h30; next=set1; end //*设置8位格式,
set1: begin rs=0; dat=8h0C; next=set2; end //*整体显示,关光标,不闪烁*/
set2: begin rs=0; dat=8h6; next=set3; end //*设定输入方式,增量不移位*/
set3: begin rs=0; dat=8h1; next=dat0; end //*清除显示*/
dat0: begin rs=1; dat=8hc9; next=dat1; end //显示第一行
dat1: begin rs=1; dat=8hee; next=dat2; end
dat2: begin rs=1; dat=8hdb; next=dat3; end
dat3: begin rs=1; dat=8hda;next=dat4; end
dat4: begin rs=1; dat=8hca; next=dat5; end
dat5: begin rs=1; dat=8hd0; next=dat6; end
dat6: begin rs=1; dat=2; next=dat7; end
dat7: begin rs=1; dat=1;next=dat8; end
dat8: begin rs=1; dat=
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