第7章 信号和变量_part1.pdfVIP

7.1 常量 ♦常量用来确定默认值，其格式如下所示： CONSTANT 常量名：type := 值； 例 CONSTANT set_bit : BIT := ’1’ ; CONSTANT datamemory : memory := ((‘0’,’0’,’0’,’0’), (‘0’,’0’,’0’,’1’), (‘0’,’0’,’1’,’1’)); 1 • VHDL Hardware Description Language Microelectronic Lab, Beijing Institute of Technology 7.1 常量 ♦常量可以在包集、实体或结构体中声明。 ♦在包集中声明的常量是真正全局的，可以被所有调 用该包集的实体使用。 ♦定义在实体中的常量对于该实体的所有结构体而言 是全局的。 ♦定义在结构体中的常量仅仅在该结构体内部是全局 的。 2 • VHDL Hardware Description Language Microelectronic Lab, Beijing Institute of Technology 7.2 信号 ♦既可以用于电路单元的输入/输出端口，也可以用于 电路内部各单元之间的连接。实体的所有端口都默 认为信号。信号定义的一般格式如下： SIGNAL name: type [range] [ := initial_value]; 例子： SIGNAL control: BIT := ‘0’; SIGNAL count: INTEGER RANGE 0 TO 100; SIGNAL y: STD_LOGIC_VECTOR (7 DOWNTO 0); 3 • VHDL Hardware Description Language Microelectronic Lab, Beijing Institute of Technology 7.2 信号 ♦当信号用在顺序描述语句（如PROCESS内部）中时， 其值不是立刻更新的，信号值是在相应的进程、函数或 过程完成之后才进行更新的。 ♦用的赋值符号是= ♦对信号赋初值的操作是不可综合的，只能用来进行仿真 ♦不允许出现对同一个信号进行多重赋值，如果出现，编 译器会报出错误并退出综合 4 • VHDL Hardware Description Language Microelectronic Lab, Beijing Institute of Technology “1”计数器 ♦设计电路，计算一个二进制矢量中1的个数. LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY count_ones IS PORT (din: IN STD_LOGIC_VECTOR (7 DOWNTO 0); ones: OUT INTEGER RANGE 0 TO 8)); END count_ones; 5 • VHDL Hardware Description Language Microelectronic Lab, Beijing Institute of Technology “1”计数器 ARCHITECTURE not_ok OF count_ones IS SIGNAL temp:INTEGER RANGE 0 TO 8; BEGIN PROCESS (din) BEGIN temp = 0; FOR i IN 0 TO 7 LOOP IF (din(i) = ‘1’) THEN temp = temp + 1; END