SPI4.2总线测试仪逻辑设计.docVIP

SPI4.2总线测试仪逻辑设计摘 要：该设计基于FPGA为SPI4.2总线提供自发包和收包校验功能。在系统的下行侧，根据要求发送数据包，在包文的传输过程中采用整包模式和BURST突发模式传输数据，利用SPI4.2的状态字控制数据的发送过程，并运用CRC冗余算法对包文进行校验，将其校验结果加在包文最后4字节。在系统的上行侧检测数据包，接受满足SPI4.2总线协议的包文，对包长，包头内容，包尾CRC分别进行检验，检测到错误则报警。该设计满足了检验SPI4.2总线好坏的目的，为使用SPI4.2总线的工程设计提供了有益的帮助。 关键词：FPGA SPI4.2总线 检测 中图分类号：TP393 文献标识码：A 文章编号：1007—3973（2012）009—079—03 SPI4.2标准由光网际交换论坛（OIF）于2001年颁布，是一项新的系统级接口标准，它支持多个协议以各不相同的高速率传输，这些协议包括SONET/SDH上的信息包（POS）、OC—192、以太网、快速以太网、兆位以太网、10兆位以太网和10兆位光纤通道SAN。SPI4.2摒弃了传统上用来支持宽范围数据速率和服务、专有的基于ASIC的或专门的网络处理器接口，代之以符合共同标准的接口，方便了来自多个生产商的不同器件之间的互连。 本设计基于FPGA为SPI4.2总线提供自发包和收包校验功能。在系统的下行侧，根据要求发送数据包，在系统的上行侧，检验数据的正确性。系统主要包括SPI4.2接口的控制、数据包的生成和检验、CPU控制模块等。本设计还提供了FPGA内部寄存器的配置与状态读取、时钟复位管理等功能。 1 SPI4.2接口简介 SPI4.2是一项新的系统级接口标准，设计人员可依照该标准为集中的数据和通讯设施开发灵活的、可升级的系统。SPI4.2 接口分为数据通道和状态通道。数据通道最多分成256个逻辑通道，16bit 位宽，采用LVDS 信号电平，按照cell 格式传送数据，cell 的长度为16 字节的整数倍，可随意配置，根据网上流量的分析，一般配置成128 字节。每个cell 都是以控制字开始的，控制字一共16bit，包含逻辑端口号、报文起始标志位、报文结束标志位、控制字交验等信息。状态通道传输对端反馈的逻辑通道接收FIFO 的状态，2bit 位宽，LVTTL 或者LVDS 信号电平，一般采用LVTTL 信号电平。状态通道的数据结构为Calendar[0：n]，n 最大为256，长度一般与逻辑通道数对应，Calendar[n]表示逻辑通道n 的接收FIFO 状态。数据通道根据状态通道提供的信息控制数据的发送过程。FIFO状态通道有四种状态信息，它的表示采用两位编码表示，MSB表示为其最高位，LSB表示为其最低位。SPI4.2接口具有如下特征： （1）点对点连接； （2）支持最大256端口； （3）数据端口，16比特宽度，带内端口地址，起止标志以及误差控制，LVDS的输入输出接口，源同步双边沿采样时钟，最小311MHz时钟频率，最小每线622Mbps的数据传输速率； （4）状态端口，可以为LVTTL或者LVDS的接口电平，对于LVTTL接口有最大1/4的数据端口时钟频率，对于LVDS接口最大时钟频率和数据端口一致，2比特并行的FIFO状态信息控制。带内的FIFO起始信号源同步时钟。 SPI4.2接口的数据具备一个可定义的最大长度以及一个可定义或者固定的最小长度。但是无论最大还是最小阵长度都必须是16字节的倍数。实际数据传输中，除了带有EOP标志，其余必须是16字节的倍数。每一次传输的附带信息（端口地址，起止标志，差错控制）以16比特的控制字发送。 2 SPI4.2总线测试仪发包逻辑设计 本设计用到的FPGA型号为Xilinx XC5VLX110t—2ff1136，FPGA提供SPI4.2总线自发包和收包检验功能，在包文的生成过程中采用最实用有效的背靠背传输方法，在系统的下行侧，根据要求发送数据包。在包文的传输过程中采用整包模式和BURST突发模式传输数据，利用SPI4.2的状态字控制数据的发送过程，并运用CRC冗余算法对包文进行校验，将其校验结果加在包文最后4字节。在系统的上行侧检测数据包，接受满足SPI4.2总线协议的包文，对包长，包头16字节内容，包尾CRC分别进行检验，检测到错误则报警。系统结构如图1所示。 图1所示，clk_manager主要完成时钟和复位信号的生成和管理。spi4_tx完成对发送Core的配置和使能，spi4_rx完成对接受Core的配置和使能。Pktgen为发包模块，根据要求发包给发送Core，并由发送Core通过SPI4总线对外发包。Ptkcheck为收包检测模块，接收Core收到的包进