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2017-09-02 发布于浙江
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Cell-Based Training LAB SOC Encounter LAB Aug. 2008 TW Nov. 2010 CS Dec. 2011 CS Jul. 2012 CS KT - 1 - Cell-Based Training LAB  After the synthesis, you should have files as follows: LAB File List for Front-End Design Folder Name Description MEM SRAM_SP_ADV.ps Post script file SRAM_SP_ADV.spec RAM specification SRAM_SP_ADV.v Verilog model SRAM_SP_ADV.vclef Physical geometry file SRAM_SP_ADV_ff_1.1_-40.0_syn.lib Timing files for SRAM_SP_ADV_ff_1.1_.0_syn.lib SOC encounter SRAM_SP_ADV_ss_0.9_125.0_syn.lib SRAM_SP_ADV_tt_1.0_25.0_syn.lib SRAM_SP_ADV_ff_1.1_-40.0_syn.db Timing files for SRAM_SP_ADV_ff_1.1_.0_syn.db Design Compiler SRAM_SP_ADV_ss_0.9_125.0_syn.db SRAM_SP_ADV_tt_1.0_25.0_syn.db RTL core.v top_lv_bisr.v lv*.v Verilog netlist Test bench Signal configuration file Waveform aliasing file SRAM_SP_ADV.v Verilog model GT