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先进的微处理器技术一、相关先进的技术1、多核处理器技术CMP 与 SMT 这两种设计都挖掘了指令级并行性和线程级并行性,使得处理器性能显著提高,但从体系结构的角度看,CMP 对处理器资源的利用率要高,在克服线延迟影响方面更具优势且易于实现。2、共享高速缓存多核处理器这种处理器性能比单纯采用 LRU 替换算法 Cache 的处理器性能高 28%,也高于单纯采用 LRU 替换算法且 Cache 容量加倍的处理器的性能。多核处理器 Cache 替换算法在基本 LRU 算法的基础上增加了访问频率的概念,为每个 Cache 块扩展了一个计数器和LRU 算法联合挑选可供替换的块。LRU 算法选择一组潜在的替换块,扩展方法使用访问频率信息从这些潜在替换块中选择一个访问频率最低的块用于实际替换。使用 LRU 替换算法的 Cache 中,一个 Cache 块最后一次使用后要在 Cache 内保留较长时间后才被替换出去,此外 L2 Cache 中存在较多的单次使用块,这些块都不必要的污染了 L2 Cache。3、异步微处理器与同步电路不同，异步电路中没有全局时钟，模块间通过本地握手信号来保证操作的顺序，从根本上解决了由同步时钟引起的问题，因而开始受到越来越多的关注。相对于同步数字电路而言，异步数字电路在ULSl集成电路设计中具有一些独特的优势，主要有:无时钟偏移问题、功耗低、性能优于同步电路、模块化和可重用性好、电磁兼容性好4、微内核处理器微内核采用机制与策略分离的设计思想,操作系统内核提供基本的机制支撑,策略则由用户态实现。微内核的设计思想通过将大部分的系统功能模块移出内核,从而使得内核缩到尽可能的小。理想情况下,内核中仅保南进程(线程)调度,消息处理,中断接收与分配,其他常见的系统服务模块作为用户态进程运行。系统服务进程和一般用户进程并无区别,它们通过消息传递与其他用户进程通过通讯。微内核一般很小,较少的代码包含的BUG较少,内核自身出错崩淸的概率大大下降;系统大部分服务作为进程运行在用户态,和微内核并不在同一个地址空间,而且服务进程不拥有特权级,因此不能通过这些服务进程来破坏微内核,而且服务进程的崩浪也不会导致微内核的崩浪;微内核的结构使得动态增加或者删除一个系统服务非常方便,而这一般不需要重启内核。5、流处理器流处理包括两个方面的意义：流编程模型即流程序，指的是由计算核心（Kernel）来处理记录流的计算方式；执行模型即流处理器，指的是优化利用流程序的局部性和并行性的处理器。在流处理过程中，人为地将一个应用分解成一系列的计算核心，产生数据流图，形成明确的生产者/ 消费者模型。Kernel根据功能来划分，每个Kernel 有明确的输入流和输出流，数据以流（Stream）的形式通过Kernel 并被处理。流处理过程可以开发多种并行性。其中Kernel 开发ILP 和DLP（Data LevelParellel，数据级并行性），Stream 开发生产者/ 消费者局部性。二、典型代表处理器多核处理器代表：英特尔的至强（Ｘｅｏｎ）５３００和酷睿双核、四核的至尊版系列处理器。ＡＭＤ推出双核、三核以及 四核的“皓龙”芯片；ＩＢＭ 的Ｐｏｗｅｒ６芯片也是双核设计。Ｓｏｎｙ与 ＩＢＭ 等公司合作研发的针对图形运算的ＣＥＬＬ芯片拥有９ 个核；ＳＵＮ 公司的Ｕｌｔｒａｓｐａｒｃ Ｔ１有８个核；Ｃｌｅａｒｓｐｅｅｄ的 ＣＸ６００达到９６个核；ＣＩＳＣＯ的ＮＰＵ有１９２个核；日本ＲＩＫＥＮ 针对Ｎ－ｂｏｄｙ计算的Ｇｒａｐｅ－ＤＲ处理器达到５１２个核。异步微处理器代表：异步电路的成功范例包括韩国科技学院和东京科技学院设计的FAM(Fully Asynchronous Microprocessor)、犹他大学设NSR(NonsynchronousRISC ), SUN公司Micro System Labs设计的CFPP C Counterflow PipelineProcessor)、斯坦福大学设计的STRiP ( Self-timed RISC processor) 和东京科技学院设计的TITAC2006年，英国著名的嵌入式微处理器设计公司ARM的 ARM968E-SARM968E-S、ARM996HS复旦大学专用集成电路电路与系统国家重点实验室设计的8位异步C微控制器国防科技大学计算机学院设计实现的32位异步乘法器和32位异嵌入式微处理器腾越II，中科院微电子所设计的异步快速傅里叶变换处器微内核代表：商用的微内核操作系统已经能较好地支持多处理器结构,如QNX、VxWorks。对微内核多处理器结构的支持的L4微内核。Minix是荷兰Vrije大学的Andrew S. Tanenbaum领导开发的微内核操作系统,Minixl和Minix2主要用于教学目的,而Mi