三项6路互补PWM波输出.docVIP

安徽工业大学 实验报告 课程名称： 硬件描述语言与系统仿真 课题名称： 通用PWMIP核模块 学院： 电气学院 专业： 电气工程 （专硕） 姓名： 丁凯 学号： 指导教师：武卫华 2013.1.10 摘 要 利用QuartusII6.0软件QuartusII6.0软件随着FPGA(FieldProgrammableGateArray)和EDA(ElectronicDesignAutomation)技术的发展些研究者纷纷采用可编程逻辑器件构建多路PW发生器来简化电力电子核心数字电路，提高系统的可靠性但是所有这些设计均根据主电路特定的应用场合定制，因而缺乏通用性和灵活性。本文每一对PWM非常易于实现PWM信号的同步通用PWMIP核是针对一般电力电子应用场合而设计，应具有较好的可设置性，如开关周期、死区时间、PWM模式以及功率保护等设置。 2.2 各个模块的设计 分频器模块：由于而本设计系统用的是1M的时钟，并且三角波ROM中总共存了1000个值，根据公式（M是频率控制字），就可以实现步长为1K的频率跳转。而FPGA硬件用的是20M的时钟脉冲，所以设计中加了一个20倍的分频器。其模块和代码如下： --20倍的分频器设计 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity fen_pin IS port(clk:in std_logic; clkout:out std_logic); end fen_pin; architecture rtl of fen_pin is signal nt : std_logic_vector(4 downto 0); signal cnt: std_logic; begin Process(nt,clk) begin if clkevent and clk=1 then if nt=9 then nt=00000;--强制回零 clkout=cnt; cnt=not cnt;--翻转 else nt=nt+1; end if; end if; end process; end rtl;  自加器模块：首先对DDS原理进行简单介绍，对于信号发生器而言，他的输出可以用下式来描述： ——（1） 其中，Sout是指该信号发生器的输出信号波形，fout指输出信号对应的频率。上式的表述对于时间是连续的，为了用数字逻辑实现该表达式，必须进行离散化处理，用基准时钟clk进行抽样，令正弦信号的相位θ为 ——（2） 在一个clk 周期Tclk，相位θ的变化量为 ——（3） 其中fclk指clk的频率，对于2可以理解成“满”相位，为了对进行数字量化，把2切个成N份，由此每个clk周期的相位增量用量化值来表述：，且为整数。与公式（3）联立，可得 本文的自加器就是基于这样一个原理，由外部输入一个频率控制字M，在自加器中以M为步长从零开始自加至超过1000后强制回零，从而在三角波ROM中循环寻址输出不同频率的三角波。三角波输出频率为：。其模块和代码如下： --10位自加法器模块 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ADD IS PORT ( A : IN STD_LOGIC_VECTOR(9 DOWNTO 0); B : IN STD_LOGIC_VECTOR(9 DOWNTO 0); clk : IN STD_LOGIC; S : INOUT STD_LOGIC_VECTOR(9 DOWNTO 0) ); END ADD; ARCHITECTURE behav OF ADD IS BEGIN PROCESS(clk) BEGIN IF clkevent and clk =1 then IF S=1111100111 THEN S=0000000000 ;