8-2时序逻辑电路设计课件.ppt

8.2 时序逻辑电路设计 ; 在时序逻辑电路中，时钟是采用边沿来触发的，时钟边沿分为上升沿和下降沿。;描述1： label1：PROCESS（clk） BEGIN IF（clk’EVENT AND clk = ‘0’）THEN ┇ END PROCESS；;二、时序电路中复位信号RESET的VHDL描述方法;描述2： PROCESS BEGIN WAIT ON (clock_signal) UNTLL (clock_edge_condition) IF(reset_conditon) THEN signal_out=reset_value; ELSE signal_out=signal_in; 其他时序语句 END IF; END PROCESS;;描述方法： PROCESS(reset_signal,clock_signal) BEGIN IF(reset_conditon) THEN signal_out=reset_value; ELSEIF(clock_event AND clock_edge_condition) THEN signal_out=signal_in; 其他时序语句 END IF； END PROCESS;;触发器的设计;LIBRARY IEEE; USE IEEE.std_logic_1164.all; ENTITY dff_logic IS PORT(d,clk:IN std_logic; Q:OUT std_logic); END dff_logic; ARCHITECTURE dff1 OF dff_logic IS BEGIN P1:PROCESS(clk) BEGIN IF (clk’event AND clk=1) THEN Q=d; END IF; END PROCESS P1; END dff1;;LIBRARY IEEE; USE IEEE.std_logic_1164.all; ENTITY dff_logic IS PORT(d,clk:IN std_logic; Q:OUT std_logic); END dff_logic; ARCHITECTURE dff1 OF dff_logic IS BEGIN P1:PROCESS BEGIN WAIT UNTILL clk EVENT AND clk=1; Q=d; END PROCESS P1; END dff;;LIBRARY IEEE; USE IEEE.std_logic_1164.all; ENTITY dff_logic IS PORT(d,clk:IN std_logic; Q:OUT std_logic); END dff_logic;;2、带异步复位的D触发器设计;LIBRARY IEEE; USE IEEE.std_logic_1164.all; ENTITY async_rdff IS PORT(d,clk,reset:IN std_logic; q,qb:OUT std_logic); END async_rdff; ARCHITECTURE rtl OF async_rdff IS BEGIN PROCESS(clk,reset) BEGIN IF (reset=‘0’) THEN q=‘0’; qb=‘1’; ELSEIF (clk’event AND clk=‘1’) THEN q=d; qb=NOT d; end if; End process; End rtl;;3、带同步复位的D触发器设计;例：同步复位的D触发器设计 LIBRARY IEEE; USE IEEE.std_logic_1164.all; ENTITY sync_rdff IS PORT(d,clk,reset:IN std_logic; q,qb: