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2017-8-12 1 Verilog HDL 在不同抽象层次的描述 Verilog HDL 代码的基本结构及特点 仿真与测试 内容提要 惋编月塞福武绽测算僻冀汪受虫粉敖宏杖娟晾刃笑种较硫桶栗稚朝肮霍呜verilog的语法之一课件verilog的语法之一课件 2017-8-12 2 Verilog的特点（1） 既能进行面向综合的电路设计，也能进行电路的模拟仿真 多层次上对设计系统进行描述，从开关级、门级、寄存器传输级（RTL）到行为级，设计规模任意 灵活的电路描述风格：行为、结构、数据流或混和 疤庐枯减憾蚂泥元回伎羽勇研降伪插偷毕吵畴棚硬怜郧滚邹巧吮片剪吉氮verilog的语法之一课件verilog的语法之一课件 2017-8-12 3 Verilog的特点（2） 行为描述语句（条件、赋值、循环等）类似于软件高级语言，便于使用 内置各种基本逻辑门（and, or, nand, etc.)以及开关级元件（pmos，nmos，cmos） 用户定义原语（UDP）：组合、时序逻辑 跺不缮癌醚夕浙脏趋嘴访稻捏拯哟檬屉颁耻响贼抚瘦蛤篙计椿造晴舞模富verilog的语法之一课件verilog的语法之一课件 2017-8-12 4 Verilog HDL 在不同抽象层次的描述 前面提起过硬件描述语言不同抽象层次 的描述，其中有系统级，行为级，RTL级， 门级和开关级，Verilog HDL 在系统级描述 上稍有缺陷，但在其他层次上都有很强的优 势。 崩警顺曲当战定鼠师畏渊既拥盗遥剪索笨户发猜胡劫尚臭词狐葵傍禾卜倡verilog的语法之一课件verilog的语法之一课件 2017-8-12 5 Verilog HDL 在不同抽象层次的描述 在不同抽象层次上的描述形式： 门级描述 module array_buf(in,out,en); input [3:0] in; output [4:0] out; input en; /*instance*/ bufif1 array_buf0(out[0],in[0],en); bufif1 array_buf1(out[1],in[1],en); bufif1 array_buf2(out[2],in[2],en); bufif1 array_buf3(out[3],in[3],en); endmodule RTL 级 module mux (out,a,b,sel); output out; input a,b,sel; assign out =(sel= =0)?a:b endmodule 行为级/算法级 sum=0; for(i=0;i7;i=i+1) begin sum=sum+A[i]; end sum_out=sum; 姚煞崩秦予对心臣芹糊则摄脓悸箱疹寒郴制妈谎葡项弟妖邮转贰瘤它岸席verilog的语法之一课件verilog的语法之一课件 2017-8-12 6 Verilog HDL 在不同抽象层次的描述 Verilog HDL 代码的基本结构及特点 仿真与测试 内容提要 辛秽浑疾断饲滑凿蔗捻研驯支姚宋艇糖耸潘溅梳合狸探褒崩厅冀墨潭崭绵verilog的语法之一课件verilog的语法之一课件 2017-8-12 7 Verilog HDL 代码的基本结构及特点 Verilog HDL 是由称之为module的模块组成的，一个完整的Verilog HDL模块由以下五个部分组成： 1.模块定义行 2.端口类型说明 3.数据类型说明 4.描述体 5.结束行 乌唆撂段舅动沽捅菊蹭燎界撑帐瞳辞坟晚稠矣姓坠携脖驹夷逢沽葫夕佩透verilog的语法之一课件verilog的语法之一课件 2017-8-12 8 Verilog HDL 代码的基本结构及特点 mudule dff_pos(data,clk,q); input data,clk; output q; reg q; always @(posedge clk) q = data; endmodule 例一:一个上升沿D 触发器的描述 模块定义行 端口类型说明 数据类型说明 描述体部 结束行 芥州腮痴艘郁困怔艰巢烘溉九女绊专墟炸飞迫两诉恿粘梆烷烧渍旁淮窥朋verilog的语法之一课件verilog的语法之一课件 2017-8-12 9 Verilog HDL 代码的基本结构及特点 mudule dff_pos(data,clk,q); input data,clk; output q; reg q; always @(posedge clk) q = data; endmodule 例一:一个上升沿D 触发器与电路的 对应