第2章 TMS320C54x数字信号处理器硬件结构课件.pptVIP

第2章 TMS320C54x数字信号处理器硬件结构 2.1 TMS320C54x的特点和硬件组成框图 2.2 TMS320C54x的总线结构 2.3 TMS320C54x的存储器分配 2.4 中央处理单元（CPU） 2.5 TMS320C54x片内外设简介 2.6 硬件复位操作 2.7 TMS320VC5402引脚及说明 本章内容特点 和MCU（MCS－51）相比，硬件结构（CPU、存储器、内部总线）复杂得多，不易理解 硬件结构和寻址方式、指令系统联系密切 通过后续学习寻址方式、指令系统以及汇编语言程序设计时，进一步加深对硬件结构的理解 2.1 TMS320C54x的特点和硬件组成框图 TMS320C54x的主要特性： CPU 增强型的哈佛结构、先进的多总线结构 1个程序（存储器）总线，3个数据（存储器）总线 （PB， DB， CB， EB） 4个地址总线 （PAB，DAB， CAB， EAB） 8组16位总线 40位算术逻辑运算单元（ALU），40位桶型移位寄存器和2个独立的40位累加器A、B 17位×17位并行乘法器与40位专用加法器 单周期乘法/累加（MAC）运算 2.1 TMS320C54x的特点和硬件组成框图 CPU（续） 比较、选择、存储单元（CSSU） Viterbi操作的加法/比较选择 纠错码 指数编码器 在单周期内计算40位累加器中数值的指数 双地址生成器PAGEN、DAGEN 8个辅助寄存器AR0~AR7 2个辅助寄存器算术运算单元（ARAU0,ARAU1） 2.1 TMS320C54x的特点和硬件组成框图 存储器 64 K字程序存储器 64 K字数据存储器 64 K字I/O空间 在C5402等器件中程序存储器可以扩展 字：16位（bit) 2.1 TMS320C54x的特点和硬件组成框图 指令系统 单指令重复和块指令重复操作 块存储器传送指令 32位长操作数指令 同时读入两个或3个操作数的指令 并行存储和并行加载的算术指令 条件存储指令 从中断快速返回指令 2.1 TMS320C54x的特点和硬件组成框图 在片外围电路 软件可编程等待状态发生器（SWWSR） 可编程分区转换控制逻辑电路（BSCR） 带有内部振荡器或外部时钟源的片内锁相环（PLL）时钟发生器 外部总线关断控制，断开外部的数据总线、地址总线和控制信号 数据总线具有总线保持器特性 可编程定时器 时分多路串口（TDM）、缓冲串口（BSP）、多通道缓冲串口（McBSP） 并行主机接口（HPl） 2.1 TMS320C54x的特点和硬件组成框图 电源 可用IDLEl、IDLE2和IDLE3指令控制功耗，以工作在省电方式 可以控制关断CLKOUT输出信号 2.1 TMS320C54x的特点和硬件组成框图 在片仿真接口 具有符合IEEE1149.1标准的在片仿真接口（JTAG） JTAG: Joint Test Action Group 速度 单周期定点指令的执行时间为 25/20/15/12.5/10-ns 40 MIPS/50 MIPS/66 MIPS/80 MIPS/100 MIPS 2.2 TMS320C54x的总线结构 采用先进的哈佛结构，具有八组总线 1个程序总线PB： 传送从程序存储器来的指令代码和立即数、表格、系数等 3个数据总线（DB，CB，EB）： CB，DB总线传送从数据存储器读出的操作数 EB总线传送写入到存储器中的数据 4个地址总线（ PAB，DAB，CAB，EAB ）： 传送执行指令所需的地址 2.2 TMS320C54x的总线结构 独立的程序总线和数据总线允许同时读取指令和操作数 独立的数据总线分别用于读数据和写数据 在单周期内，允许CPU利用 PAB/PB取指,取立即数1次 DAB/DB读取第1个操作数 CAB/CB读取第2个操作数 EAB/EB将操作数写入存储器 即3次读操作和1次写操作 2.3 TMS320C54x的存储器分配 2.3.1 存储器空间 2.3.2 程序存储器 2.3.3 数据存储器 2.3.4 I/O 2.3.1 存储器空间 存储器由3个独立的可选择空间组成： 程序空间、数据空间和I/O空间 程序存储器空间（PS） 存储程序指令，立即数、程序中所需的常数表格 数据存储器空间（DS） 存储需要程序处理的数据或程序处理后的结果 I/O空间（IS） 用于外设接口 用于扩展外部数据存储空间 2.3.1 存储器空间 片内（物理）存储器： ROM RAM 单访问RAM（SARAM）：单个机器周期内只能读一次或写一次 双访问RAM（DARAM）：单个机器周期内读两次或读一次