Certify：用多片的FPGA验证ASIC的RTL级分区和综合工具.PDF

用多片 FPGA 进行 ASIC 设计验证的分区和综合技术 本文将介绍，如何在专业的验证软件 Certify 的帮助下，实现快速有效的用多片FPGA 来进行 ASIC 设 计验证。 前言 在现在复杂的 ASIC 设计中，校验（Verification ）是最大的瓶颈。随着先进的半导体工艺技术不断前 进，随之带来的是 ASIC 设计规模和设计复杂度的飞速增长，这使得传统的软件仿真工具已经无法完全解决 验证的问题。而且随着越来越多的需要处理大量实时数据的应用（如视频）出现，验证技术就要求能够在 接近实时频率的条件下进行验证。现在越来越多的 ASIC 设计者自己设计 FPGA 验证板来进行 ASIC 设计验 证。用 FPGA 验证 ASIC 的好处是可以使软件的开发调试和ASIC 的开发调试并行的进行。 ASIC 的设计者在用 FPGA 做验证和调试的时候会面临很多挑战。一个最大的问题就是即使是：最大 容量的 FPGA 和复杂的 ASIC 相比还是太小。这意味着设计者必须把他们的ASIC 设计分割到几块FPGA 中。 在作分割和 FPGA 综合的时候，没有工具帮他们做出好的分割决定，也很难确定验证板的参数和设计。这 样设计者只能单调乏味的在分割、综合、板上实现几个步骤中重复，浪费大量的时间。 Certify 是 SYNPLICITY 公司的新一代设计软件，它就是针对用 FPGA 做 ASIC 验证的设计。Certify 结合了 RTL 多片分割和业界最好 FPGA 综合技术。它是业界的第一个也是唯一一个针对使用多片 FPGA 做 ASIC 验证的设计工具。 SOC （片上系统）ASIC 的验证方法 ASIC 设计者面临着一系列的压力。他们的设计要达到最高的集成度，并且要能满足必威体育精装版的工艺技术， 达到最大的容量。而且他们也不得不要考虑 Time-To-Market 的时间，所以要尽快的得到功能完全准确、可 以工作的芯片。由于推向市场时间的巨大压力，SOC 芯片还要有软件的部分，因此同样不容许因为芯片功 能没有达到准确而导致拖延软件的开发和调试。软硬件的合作开发和调试是必须的。 EDA 工业就是为了满足对新工具和新方法的需要。高级的描述语言和高级的库极大的提高了设计者 的生产力。越来越多的IP 核允许设计者使用增强功能的元件快速可靠的设计很大的设计。 瓶颈来自于验证，因为 ASIC 投产之前必须是正确的。对百万门级片上系统的 ASIC 设计，每次投片 的NRE 费用是巨大的。因此，在功能没有被验证之前不去投片是可以理解的。而且随着设计容量的增加， 充分仿真需要测试向量的数量也增加的更快。所以现在的 ASIC 设计周期中，验证占了 50%强。预计将来 两年的设计中，验证会达到 70% 。 对 SOC 的设计者来说，有许多的验证方法。下图是一个比较： COST Hardware- Emulation Acceterated $1,000,000 Custom Prototyping Simulation Cycle- software $100,000 Based Verilog $10,000 VHDL $1,000 PERFORMANCE 1000 10,000 100,000 1,000,000 10,000,000 由上图可以看出，传统的仿真技术已经远远不能满足现在复杂的ASIC 验证对速度的需要。软件仿真 器和定制的软件模型非常普及，但仅仅它们已不能满足用户的需要。硬件加速器有比较好的性能，但是贵 而且使用不方便，并且对于具有高速数据处理的一些应用，如 MPEG 视频处理等，仍然不能达到所需的性 能。而现在世面上更加昂贵而且更难于使用的硬件仿真器，也不能满足