低功耗四边沿触发器设计 design of low power quad-edge-triggered flip-flop.pdfVIP

第17 卷 第6 期 电路与系统学报 Vol. 17 No.6 20 12 年 12 月 JOURNAL OF CIRCUITS AND SYSTEMS December ，20 12 文章编号：1007-0249 (20 12) 06-0037-05 * 低功耗四边沿触发器设计 1,2 1# 郎燕峰 ， 沈继忠 （1. 浙江大学 信息与电子工程学系，浙江 杭州310027 ；2. 浙江工商大学 信息与电子工程学院，浙江 杭州310018 ） 摘要：根据在保持电路原有性能的前提下可通过降低时钟频率来降低系统功耗的原理和双边沿触发器的设计思 想，本文将多值信号信息量大的优点应用于时钟网络上设计了基于三值时钟的四边沿触发器，消除了三值时钟的冗余 跳变，从而通过降低时钟频率的方式达到降低功耗的目的。本文设计的四边沿触发器电路结构简单，既可以用于二值 时序电路中也可以用于多值时序电路中。模拟结果表明，本文设计的四边沿触发器具有正确的逻辑功能且能有效地降 低系统功耗。 关键词：低功耗；多值逻辑；三值时钟；四边沿触发器 中图分类号：TN432 文献标识码：A 1 引言 随着人们对高性能电子产品的追求和集成电路规模的迅速扩大，低功耗设计已经成为集成电路设 [1] [2,3] 计中继面积和速度的第三维设计约束 。CMOS 数字电路的功耗分动态功耗和静态功耗 ，其中动态 功耗又分为两部分，一部分是当信号发生跳变时信号对负载电容进行充放电而产生的充放电功耗；另 一部分是当信号的跳变为非理想的阶梯跳变时pMOS 管和nMOS 管会瞬间同时导通使得电源经此对管 与地瞬间短路而产生的短路功耗。在深亚微米 CMOS 工艺数字电路中，信号的充放电功耗是 CMOS [1] 数字电路功耗的重要组成 。此项功耗与时钟频率，电源电压，负载电容和信号开关活动性等四方面 [1~8] 因素有关。从后三者来降低电路功耗易理解，并已经有不少文献进行了研究 。而从降低时钟频率 方面来降低CMOS 数字电路的功耗则可能会被认为是无研究意义的，原因很简单，降低电路的时钟频 率势必要降低电路的数据处理频率，而这违背了在保持电路原有性能的前提下降低系统功耗的原则。 时钟是唯一的一直跳变的信号，其负荷总是最重的，近年来的研究表明，在数字系统中时钟信号 [9] [10] 消耗的功率占了系统功耗的很大比例（15%~45% ） 。二值时钟分布网络的功耗可由下式表达 ： C  C P V  [(f ) ] 2