xPCO.实验4.二进制加法器的设计与实现.pdfVIP

实验4 二进制加法器的设计与实现 一、实验目的 通过本实验掌握半加器和全加器的设计与实现方法，能够使用半加器或全加器设计并实 现多位二进制加法运算。 二、实验内容 1. 建立1 位全加器模块库； 2. 利用1 位全加器实现4 位全加器。 三、实验步骤 在两个二进制数据进行算术运算时，无论进行的是加、减、乘、除中的何种运算，最后 都将化作若干步相加运算进行，因此，加法器是算术运算中的基本单元。而半加器又是数字 系统进行加、减、乘、除算数运算的重要电路。 半加器的真值表如图4.1 所示，其中，A 为被加数，B 为加数，S 为半加器的本位和， C 为半加器的进位位。 图4.1 半加器真值表 A B S C 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 由如表4.1 所示半加器的真值表可得半加器的逻辑表达式： S A =⊕B （4-1 ） C AB 当要进行带进位的二进制运算时，就必须考虑其进位，因此就要用到全加器。所谓全加 器就是带进位输入和带进位输出的加法器。全加器的真值表如表4.2 所示。其中，A 为被加 数，B 为加数，C 为来自低位全加器的进位，S 为该全加器的本位和，D 为该全加器的进位 位。 表4.2 全加器真值表 A B C S D 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 1. 建立1 位全加器模块库 利用全加器的逻辑表达式，利用“Logical Operator ”模块建立全加器模块子系统，并将 其封装为“Add ”模块子系统。所建全加器模块的内部结构框图如图4.1 所示，其外部引脚 图如图4.2 所示。 图4.1 全加器模块的内部结构框图 图4.2 全加器模块的外部引脚图 2. 搭建4 位全加器 新建模型文件“Ex4_2.mdl ”，其逻辑电