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0.2~500M时钟发生器设计(原创) 电子电路设计 2008-08-27 19:59:02 阅读314 评论0 ??字号：大中小?订阅 一. 整体设计思想 方案选择 频率合成器是现代无线通信设备中一个重要的组成部分，直接影响着无线通信设备的性能。频率合成技术历经了早期的直接合成技术（DS）和锁相合成技术（PLL）,发展到如今的直接数字合成技术（DDS）。直接数字合成技术具有分辨率高，转换速度快，相位噪声低等优点，在无线通信中发挥着越来越重要的作用，但是由于材料和工艺问题，其输出频率始终无法和PLL相比，并且由于全数字结构，输出信号中具有丰富的杂散分量，限制了它的应用。 DDS＋PLL 的基本原理是用一个低频、高分辨率的DDS频率来激励或插入PLL，从而将两者的优点结合起来。DDS＋PLL 有3 种基本方法：即DDS激励PLL、PLL内插DDS、PLL与DDS直接混频，如图1所示。图中，fout 是系统的最终输出，fDDS 是直接数字合成芯片的输出频率，fPLL 是锁相环输出频率，fref、fref1、fref2 是参考频率。 第1 种方法以DDS 直接激励PLL。与单纯的PLL相比，由于作为参考的DDS 具有很高的频率分辨率，可以在不改变PLL 分频比的情况下提高PLL 的频率分辨率，但是如果DDS 输出信号中，落在PLL 的环路带宽内的杂散和相噪无法抑制，经过PLL 倍频作用后，这些噪声会恶化20lgN dB（N＝fout/fDDS）。 第2 种方法是将DDS 的输出与PLL 的反馈支路混频，混频后的信号再送入鉴相器。这种方法利用了DDS 高分辨率的特点，因此PLL 可以采用较高的参考频率，不但提高了PLL 的转换时间，同时也克服了因倍频而引起的杂散和相噪恶化，但是由于混频后会产生镜像干扰，因此锁相环路内需要引入带通滤波器BPF2 来滤除，设计环路滤波器的时候必须考虑其影响，增加了环路的设计难度。? 第3 种方法直接将DDS 与PLL 混频，这有效的克服了前两种方法的缺点，既不会恶化DDS 输出的杂散和相噪，也不会增加PLL 设计的难度。由于PLL 的作用只是将DDS 输出上变频，提高了最终输出的频率，但是DDS的输出频率fDDS一般远远小于PLL 的输出频率fPLL，混频后输出频率为fPLL±fDDS，如果要求频率合成器的输出范围大于2 fDDS，则很难用BPF2分离混频之后的和频fPLL＋fDDS 与差频fPLL－fDDS。 2.系统设计及框图 ? ?系统电路设计主要包括两个部分：一部分是在低频段(0.2-100M)，DDS电路的设计；另一部分是在高频段(100-500M)，DDS+PLL的电路设计，这部分还包括了时钟信号的选择输出。? 一．???? 低频段DDS电路设计? DDS的基本原理 DDS 的基本原理框图如图3 所示,它包含相位累加器、波形存储器、数模转换器、低通滤波器和参考时钟五部分。在参考时钟的控制下,相位累加器对频率控制字K进行线性累加,得到的相位码φ(n) 对波形存储器寻址,使之输出相应的幅度码,经过数模转换器得到相应的阶梯波,最后经低通滤波器得到连续变化的所需频率的波形。其输出频率与控制字和参考时钟的关系为: 式中,fout为DDS 输出信号的频率,K为频率控制字,fc 为时钟频率,N 为相位累加器的位数。 ?????? ????????????????????????????图3 由上DDS基本原理可知: DDS系统输出信号的频率为:fout=K*fc/2N 输出信号频率的分辨率为: Δfout=fc/2N 由奈奎斯特采样定理知,DDS输出的最大频率为：fout(max)=fc/2 DDS输出信号的频率范围为:0～fc/2; DDS的优点及不足 优点： （1）输出频率相对带宽较宽 输出频率带宽为50%fs（理论值）。但考虑到低通滤波器的特性和设计难度以及对输出信号杂散的抑制，实际的输出频率带宽仍能达到40%fs。 （2）频率转换时间短 DDS是一个开环系统，无任何反馈环节，这种结构使得DDS的频率转换时间极短。事实上，在DDS的频率控制字改变之后，需经过一个时钟周期之后按照新的相位增量累加，才能实现频率的转换。因此，频率时间等于频率控制字的传输，也就是一个时钟周期的时间。时钟频率越高，转换时间越短。DDS的频率转换时间可达纳秒数量级，比使用其它的频率合成方法都要短数个数量级。 （3）频率分辨率极高 若时钟fs的频率不变，DDS的频率分辨率就是则相位累加器的位数N决定。只要增加相位累加器的位数N即可获得任意小的频率分辨率。目前，大多数DDS的分辨率在1Hz数量级，许多小于1mHz甚至更小。 （4）相位变化连续 改变DDS输出频率，实际上改变的每一个时钟周期的相位增量，相位函数的曲线是连续的，只是在