基于FPGA的32位并行乘法器的设计与实现.pdfVIP

2005 年年12 月月 计计 算算 机机 工工 程程 年年 月月 第第31 卷卷 第第23 期期 计计 算算 机机 工工 程程 第第 卷卷 第第 期期 Vol.31 23 Computer Engineering December 2005 文章编号文章编号 1000 3428(2005)23 0222 03 文献标识码文献标识码 中图分类号中图分类号 TP332.2 开发研究与设计技术开发研究与设计技术 文章编号文章编号 文献标识码文献标识码 A 中图分类号中图分类号 开发研究与设计技术开发研究与设计技术 基于基于FPGAFPGA 的的3232 位并行位并行乘法器的设计与实现乘法器的设计与实现 基于基于FPGAFPGA 的的3232 位位并行并行乘法器的设计与实现乘法器的设计与实现 蒋蒋 勇勇 罗玉平罗玉平 马马 晏晏 叶叶 新新 蒋蒋 勇勇 罗玉平罗玉平 马马 晏晏 叶叶 新新 中国科学技术大学电子科学与技术系 合肥 230026 摘摘 要要 首先分析比较了几种典型的乘法器实现结构 然后采用树型组合方式 对其结构进行了优化 最后在FPGA 上设计并实现了一个 摘摘 要要 高性能的 位并行乘法器 32 关键词关键词 乘法器 现场可编程逻辑门阵列 硬件描述语言 Booth 算法 关键词关键词 Design and Implementation of 32-bit Parallel Multiplier Using FPGA JIANG Yong, LUO Yuping, MA Yan, YE Xin (Department of Electronic Science and Technology, University of Science and Technology of China, Hefei 230026) Abstract This paper discusses and compares different algorithms for multiplication. Then, a 32-bit parallel multiplier, which adoptes tree structure and modularization, is designed and implemented using FPGA. Key words Multiplier; FPGA; VHDL; Booth encoding 由于DSP 器件采用了许多与通用微处理器不同的技术和 乘积数X 采用串行操作 造成其进位链过长 导致运算性能 结构 使得DSP 在对诸如卷积运算 相关运算等数字信号的 降低 在现代 FPGA 中 引入了快速进位逻辑 而且进位链 处理速度方面 要比通用微处理器快一个数量级以上 高速