译码器和数据选择器2014.pptVIP

实验三 译码器和数据选择器 掌握译码器的功能和应用； 掌握数据选择器的功能和应用； 进一步熟悉Verilog语言编程。 实验目的 实验原理 数据选择器、译码器和编码器 译码器是将具有特等意义的二进制码进行辨别，并转换成控制信号。常见的译码器：变量译码器及数字显示译码器等。 2线－4线变量译码器 A1 A0 0 0 1 1 1 0 0 1 1 1 0 1 1 0 1 0 1 1 1 1 0 1 1 1 BCD/DEC 输出表达式： 实验原理 数据选择器、译码器和编码器 原理图输入法 实验测试内容1 数据选择器、译码器和编码器 输 入 输 出 使 能 选 择 G B A Y1 Y2 Y3 Y4 1 x x 0 0 0 0 0 1 0 1 0 0 1 1 注意：key键按下输入“0”；LED灯亮输出记为“0”，否则记“1” 原理图输入法：2-4线译码器 Verilog语言举例-行为实现法 数据选择器、译码器和编码器 module decoder24(y, a,g); output y; input [1:0]a; input g; reg [3:0]y; ? always @(a) begin if (g==0) case(a) 0:y=4b1110; 1:y=4b1101; 2:y=4b1011; 3:y=4b0111; endcase else y=4b1111; end endmodule 数据类型： 定义形式：[长度]’[类型] 值，如4’b1110即四位二进制1110；也可表示为：1’hE。 b—二进制，o —八进制，h —十六进制，d —十进制; “0”:逻辑0, “ 1”:逻辑1， “ x”:未知， “ z”:高阻 变量定义： reg [3:0]y:表示一个4位向量。reg定义的一般用在时序电路中，与always关键字搭配使用。 Verilog语言日积月累 数据选择器、译码器和编码器 always关键字：反复执行语句；对应的initial关键字。 begin—end 语句块：顺序块，按照给定顺序执行；对应fork-join语句块，并行块，块内语句并行执行，提高速度。 if—else语句：条件语句，注意没有“end”结尾。 case—endcase语句：多路条件分支语句。 Verilog语言日积月累 数据选择器、译码器和编码器 实验测试内容2 数据选择器、译码器和编码器 Verilog语言设计3—8译码器： 实验报告给出设计程序，管脚分配表及测试结果； 输 入 输 出 使 能 选 择 G A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 1 x x x 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 实验测试内容3 数据选择器、译码器和编码器 数据选择器功能测试 控制信号 输入信号 输出信号 数据选择器类似一个多投开关。选择哪一路信号由相应的一组控制信号控制。 A0 A1 D3 D2 D1 D0 W 数据选择器 在数字系统传输过程中，有时要从一组输入数据中，选择出某一个数据，完成这种功能的逻辑电路称作数据选择器（或称为多路选择开关）。数据选择器是一个多输入，单输出的组合逻辑电路。 用数据选择器设计逻辑电路 四选一选择器功能表 类似三变量函数的表达式！ 实验原理 门电路的逻辑功能及测试 实验测试内容3 注意：key键按下输入“0”；LED灯亮输出记为“0”，否则记“1” 选 择 端 数 据 输 入 端 输出控制 输 出 B A C0 C1 C2 C3 G Y X X X X X X 1 0 0 0 X X X 0 0 0 1 X X X 0 0 1 X 0 X X 0 0 1 X 1 X X 0 1 0 X X 0 X 0 1 0 X X 1 X 0 1 1 X X X 0 0 1 1 X X X 1 0 数据选择器、译码器和编码器 实验测试内容3 实验基本要求： 原理图输入测试； 实验报告给出管脚分配表及测试结果； Verilog语言输入测试； 实验报告给出设计程序，管脚分配表及测试结果； 输入 输出 A1 A0 W ( ( 1 0