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数字示波器 曾宇 张帅 陈冬 摘要：本系统基于数字示波器的基本原理，以单片机和FPGA组成的最小系统为控制核心，充分发挥FPGA的数据处理能力，实现了示波器对被测信号的采样、存储与回放，又增加了等效采样和采样保持功能，极大的提高了系统的测量范围。系统具有实时采样和等效采样两种方式，以不大于1Msps的ADC实现200M的采样路对输入1Hz~10MHz，Vp-p为2mV~8V的信号进行采样处理。显示波形无明显失真，幅度测量误差小于2%，频率测量精度优于0.01%，并能进行单次触发，波形的存储/调出，同时还有所扩展，包括增加到10个垂直灵敏度档，其中增设了一个0.5mV档，增加到13个水平扫描速度的档位、AUTOSET功能、光标显示功能、显示波形展开处理功能以及双通道显示功能。波形的显示采用可触屏的340*220点阵彩屏LCD显示，波形清晰，工作稳定。 关键词：数字示波器 等效采样 实时采样 方案选择与论证 要点归纳：题目要求设计一台具有实时采样方式和等效采样方式的数字示波器，重点与难点主要归纳为采样方式，频率测量，触发设计，幅度测量，程控分档放大五个部分。 采样方案选择 一般示波器有两种采样方式，实时采样和等效时间采样。 方案一：实时采样，在信号存在期间对其采样，如图1.1所示。根据采样定理，采用速率必须高于信号最高频率分量的两倍。对于周期的正弦信号，一个周期内至少应该有两个采样点。利用FPGA代替单片机准确的控制ADC的采样速率。为了不失真的恢复原被测信号，通常一个周期内就需要采样８个点以上。其优点是采样时间较短，缺点是对A/D 转换速度要求很高，且高速时易引入干扰。 方案二： 等效采样，采用中高速模数转换器，对于频率较高的周期性信号采用等效时间采样的方法，即对每个周期仅采样一个点，如图1.2所示，经过若干个周期后就可对信号各个部分采样一遍。而这些点可以借助步进延迟方法均匀地分布于信号波形的不同位置。其中步进延迟是每一次采样比上一次样点的位置延迟△t 图1.1 实时采样示意图图 1.2 等效时间采样示意图 图1.3 延时法等效采样示 时间，如图1.3所示。只要精确控制从触发获得采样的时间延迟，就能够准确地恢复出原始信号。该方案的优点是采样频率不需要太高，与被采样信号频率相当即可，缺点是要求被测信号必须是周期的，而且采样过程较慢，比较耗时。 根据题目要求选择实时采样和等效采样相结合的方式，实时采样速率不大于1MSa/s，水平分辨率至少为20点/div,故系统50KHz以下采用实时采样方式，50KHz～10MHz采用等效时间采样方式，最高等效采样速率可达到200MSa/s。 其中，采样脉冲由信号整形后得到，精确时延由FPGA时钟给出。如果是对波形展开处理则其采样速率还与其展开系数有关系。 频率测量方案选择 方案一： 等精度测量法，在预定的闸门时间T0内，分别用计数器1和计数器2同时对被测信号fx和基准信号f0进行计数，设所得值为Nx和N0，则被测信号的频率为：fx＝（Nx/N0）*f0 参考计数器的最高计数频率的限制，选取合适的基准信号频率和恰当的闸门开启时间，便可以在0.1Hz~16MHz的范围内使测频精度不变，即等精度测量。 方案二：测周法，即以待测信号为门限，用计数器记录在此门限内的高频标准时钟脉冲数，从而确定待测信号的频率。当选定高频时钟脉冲而被测信号频率较低时可以获得很高的精度，而被测信号频率过高时由于测量时间不够会有精度不够的问题，适用于中低频信号的测量。 基于本系统测试频率上限为10MHz，将此频率段分为两段，10KHz以下，采用方案二，10KHZ以上，采用方案一，以缩短测量时间且权衡到测频精度。 触发方案选择 方案一：采用外部硬件电路触发。其核心器件为比较器，当信号大于所设比较触发电平时，即产生一次触发。但专用IC比较器在低频段上升沿有较大毛刺，使触发很不稳，导致波形的晃动。 方案二：采用内部软件触发，通过软件设置触发电平，软件设置的施密特触发器参数容易修改，可以很好的抑制比较器产生的毛刺。当所采样值大于该触发电平时，产生一次触发。 由于方案二可排除硬件毛刺产生的干扰，触发和波形较稳定，且易实现触发电压的调整，故采用方案二。 幅度测量 方案一：采用单片集芯片实现。目前有的IC如AD637，这种方法电路简单，实现方便；但同时有很大的限制，高频信号的峰值检测误差较大，也耗时间。 方案二：采用数字测峰法，充分的利用FPGA的数据处理优势，检测采样信号的幅值，比较准确。但对于高频如10Mhz的信号只能在等效采样采的20个点中判断信号的幅值，其精度就不是很好了。 方案三：利用二极管的单向导通性和电容的充电、放电实现模拟的峰值检波，电路也较为简单。经过实验，该电路检测